集成电路的制作方法
【专利说明】集成电路
[0001]优先权
[0002]本申请要求享有2014年5月21日提交的法国专利申请N0.1454552的优先权，该申请在此通过弓I用整体并入本文。
技术领域
[0003]本实用新型涉及一种集成电路，并且更具体地涉及有源区域的压应力的弛豫，该有源区域例如是NMOS晶体管的有源区域，本实用新型也涉及嵌入式去耦电容器的产生，换言之与集成电路的其他部件结合形成并且在相同芯片上。
【背景技术】
[0004]在集成电路中，晶体管形成在例如硅的由例如采用例如二氧化硅填充的沟槽的电绝缘区域所围绕的有源半导体区域中和有源半导体区域上。
[0005]在绝缘区域内形成MOS晶体管自然地由于绝缘区域外围处存在而导致形成在压应力下的有源区域。此外，尽管在压应力下的有源区域促进了 PMOS晶体管的性能，与之相反地其导致NMOS晶体管的性能特性的退化，显著地在载流子迀移率方面。
[0006]此外，快速晶体管的制造施加了小沟道长度和宽度并且通常所形成的结构具有高密度，这导致对于现有技术有源区域的非常小、或者甚至最小的尺寸。
[0007]因此考虑到所形成的结构，为了弛豫它们压应力的目的而增大NMOS晶体管的有源区域的尺寸是极其困难的或者甚至是不可能的。
[0008]此外，在集成电路中，去耦电容器是高度推荐的，因为它们用作电荷的局部贮存器，这减小了内部噪声和电磁辐射。通常，这些电容器设计为布置在集成电路的“空白空间(white space) ”中，换言之，在芯片上未由电路的元件所占据的可应用的区域中。然而，这需要由设计者精确的设计工作，并且大多数时间仅使用空白空间的小部分。
【实用新型内容】
[0009]根据一个实施例，构思在于尽可能减小在不利地(detrimentally)对于压应力敏感的部件的有源区域中的压应力，例如NMOS晶体管，或者有源电阻，换言之形成在有源区域内，其电阻值可以随着压应力而改变，并且这必须不修改PMOS的特性而完成，而与此同时实现形成对于集成电路设计者明晰的嵌入式去耦电容器。
[0010]根据一个方面，提供了一种集成电路，包括衬底，和至少部分地布置在衬底的由绝缘区域所限定的有源区域内的至少一个部件。
[0011]根据该方面的总体特征，集成电路进一步包括电容性结构，具有设计成连接至第一电势(例如接地)的第一电极，设计成连接至第二电势(例如用于集成电路的电源电压)的第二电极，两个电极的一个至少部分地位于绝缘区域内，换言之至少部分地由绝缘区域的一部分所围绕；电容性结构因此配置用于允许减小所述有源区域内的压应力。
[0012]其内布置了部件的衬底的有源区域是由于绝缘区域的存在而在压应力下的有源区域。实际上，通常而言，形成绝缘区域的材料(例如二氧化硅)与形成有源区域的材料(通常为硅)相比展现了远远更低的热膨胀系数。因此，在晶体管制造工艺的结束处，绝缘区域在压应力下，因此导致有源区域内的压应力。
[0013]因为电容性结构的至少一个电极至少部分地位于绝缘区域内，因此在此使用的电容性结构因此具有双重功能，也即显著地用作去耦电容器的电容器功能，以及用于减小所述有源区域内压应力的功能，这显著地允许了改进NMOS晶体管的载流子迀移率。
[0014]此外，因为电容性结构的至少一个电极至少部分地位于绝缘区域内，因此绝缘区域的形成、以及作为结果的电容性结构的形成对于集成电路设计者是完全明晰的，因为后者简单地确定有源区域以及绝缘区域的尺寸而无需担心该绝缘区域的容量以及潜在地担心位于该绝缘区域顶部上的空间的容量。
[0015]根据一个实施例，另一个电极可以由衬底的一部分形成，或者包含在位于绝缘区域顶部上的空间内。
[0016]部件可以有利地是对于压应力不利地敏感的部件。
[0017]对于压应力不利地敏感的部件显著地是在存在导致其性能特性退化的压应力时修改其至少一个特性的部件，如例如对于NMOS晶体管的迀移率特性的情形。
[0018]其有源区域对于压应力不利地敏感的部件可以是NMOS晶体管，或者是换言之形成在所述有源区域内的有源电阻，这两个示例均不是限定性的。
[0019]总体而言，集成电路进一步包括额外的绝缘区域，布置在部件、有源区域和绝缘区域之上。
[0020]根据一个变形例，第一电极包括由衬底的一部分所形成并且将所述绝缘区域局部地分隔为两个绝缘区域的第一区域，以及第二电极包括导电的第二区域，位于在所述分隔区域的顶部上的额外绝缘区域中，导电的第二区域包括例如多晶硅，两个电极由例如二氧化硅的电介质材料的层所分隔。
[0021]因此，根据该变形例，在绝缘区域内由衬底的一部分形成分隔壁，其目的在于吸收由绝缘区域所产生的一部分应力。此外，因为机械地有源的该壁形成在绝缘区域内，因此其形成对于集成电路设计者是完全明晰的，因为后者简单地确定有源区域以及绝缘区域的尺寸而无需处理该绝缘区域的容量，换言之在该情形中，在该绝缘区域内存在壁。此外，有利地在用于制造有源掩模区域的各种层级的布尔逻辑产生期间直接并自动地执行了对该壁位置的界定，而并未干涉设计者以及该分隔壁并未干扰例如晶体管。
[0022]此外，因为导电的第二区域位于分隔区域的顶部上，并且因此在位于该绝缘区域顶部上的空间内，其形成因此对于集成电路设计者是完全明晰的，因为后者并不涉及位于绝缘区域正上方的空间的容量。此外，当该导电的第二区域包括多晶硅时，可以有利地在“多晶硅”掩模或“多晶”掩模、换言之用于界定特别是晶体管的栅极区域的掩模的形成期间直接并自动地执行对该导电的第二区域位置的界定，而并未干涉设计者以及该导电的第二区域并未妨碍例如晶体管。
[0023]根据一个实施例，所述分隔区域具有与有源区域的所述上表面基本上处于相同水平处的上表面，并且通向衬底的下部区域。
[0024]换言之，该分隔壁的深度基本上等于绝缘区域的深度。
[0025]为了实现在有源区域中的压应力的更有效地弛豫，位于最接近所述有源区域的绝缘区域的空间小于或等于最远离有源区域的绝缘区域的空间。
[0026]当集成电路包括包含了布置在部件、有源区域和绝缘区域之上的受压下部绝缘层(例如CESL层)的额外绝缘区域时，在晶体管和绝缘区域之上的受压的该下部绝缘层也对在有源区域中压应力的存在有贡献。此外，可以由导电的第二区域在所述有源区域中获得压应力的弛豫，该导电的第二区域形成布置在第一电极(分隔壁)顶部上并且在受压的所述下绝缘层下方的长出物(outgrowth)。
[0027]换言之，该长出物局部地引起了受压的所述下部绝缘层，这因此允许了压应力在所述有源区域中弛豫。
[0028]当部件是NMOS晶体管时，所述长出物有利地具有类似于晶体管栅极区域的结构。
[0029]电源电压可以随后例如经由与例如由多晶硅制成的该导电的第二区域的上部部分构成接触的接触而被施加至该第二电极。
[0030]第一电极(换言之分隔区域)可以随后连接接地。
[0031]根据另一变形例，衬底形成第一电极，以及第二电极包括至少位于绝缘区域中并且包含配置以便于允许减小所述有源区域内压应力的内部区域的导电沟槽，第二电极由电介质材料与第一电极分隔。
[0032]因此，通过由于存在所述导电沟槽而减小绝缘区域中压应力从而减小了有源区域中的压应力(弛豫了这些压应力)。
[0033]此外，因为该沟槽形成在绝缘区域内，其形成此处同样对于集成电路设计者是完全明晰的，因为后者简单地确定有源区域以及绝缘区域的尺寸而并不关注该绝缘区域的容量，换言之在该情形中在该绝缘区域内导电沟槽的存在。
[0034]该沟槽是机械地有源的以便于允许减小压应力，并且是在电学上有效的，因为其连接至第二电势，例如电源电压。
[0035]沟槽有利地与衬底的一部分分隔。
[0036]根据一个可能的实施例，内部区域可以包含多晶体硅或多晶硅。实际上，在沉积的非晶硅的重结晶之后获得的该材料是受拉材料，这进一步促进了减小绝缘区域内压应力，并且作为结果减小了有源区域内的压应力。此外，该实施例提供了热机械的优点。这是因为硅和多晶硅具有等同的热膨胀系数，并且这导致当温度经受与包括集成电路的产品的环境相关联的改变时有源区域内较低的应力。
[0037]尽管沟槽可以仅位于绝缘区域内，但根据一个实施例，其可以具有位于绝缘区域中并且由位于衬底中和由电介质材料的层与衬底分隔的下部部分扩展的上部部分，沟槽的内部区域被配置以便于允许减小所述有源区域内随后位于上部部分和下部部分内的压应力。
[0038]采用该实施例，获得了压应力的更大的减小。
[0039]根据一个实施例，集成电路可以包括存储器装置，包括具有非易失性存储器单元和具有掩埋栅极的选择晶体管的存储库(memory plane)，以及用于存储库的控制组块，存储库显著地包括形成对于压应力不利地敏感的部件的NMOS晶体管；所述至少一个在电学上有效的沟槽随后位于限定了控制组块的这些NMOS晶体管的至少一个的有源区域的至少绝缘区域内，并且具有基本上等于掩埋栅极的深度。
【附图说明】
[0040]一旦检查了