集成电路的制作方法
【技术领域】
[0001]本实用新型涉及集成电路，并且更具体地涉及从绝缘体上硅(SOI)并且更具体地从完全耗尽绝缘体上硅(FDSOI)型衬底制造能够保持高电压(例如2至5伏特或者更多)的晶体管，其中这些示例不是限制性的。
【背景技术】
[0002]绝缘体上硅型的衬底包括位于掩埋绝缘层(通常由首字母缩略词“BOX”(用于掩埋氧化物)指定)上的例如由硅或硅合金(例如，硅锗合金)制成的半导体膜，BOX自己在载体衬底(例如，半导体阱)上。
[0003]在完全耗尽SOI(FDSOI)技术中，半导体膜被完全耗尽，S卩，它由本征半导体组成。其厚度通常约若干纳米，例如7纳米。此外，掩埋绝缘层本身通常具有约二十纳米的小的厚度。
[0004]由于半导体膜的小的厚度，晶体管的源极和漏极区域包括相对于半导体膜抬升的部分，以便确保在这些区域与晶体管的沟道区域之间的充足的电连接。
[0005]通常通过外延获得这类抬升源极和漏极区域(本领域中通常由首字母缩略词“RSD”指定:用于抬升源极和漏极)。
[0006]此外，制造通常能够承受约多个伏特的高电压的晶体管，诸如例如延伸漏极MOS晶体管(本领域中已知为首字母缩略词“DRift M0S”)，需要形成厚的栅极氧化物。
[0007]然而，由于半导体膜的小的厚度，这证明，在soi上并且特别是在rosoi型衬底上进行实现是复杂的。
[0008]具体地，半导体膜将在制造这些厚氧化物期间被部分地消耗。此外，因为需要维持半导体膜的初始厚度(例如，7纳米)，那么需要以较厚的半导体膜开始，由于半导体膜的预期消耗，该半导体膜的厚度必须被调整以获得精细的所述初始厚度。
【实用新型内容】
[0009]根据一种实施方式，提出从绝缘体上硅型的衬底制造具有厚栅极氧化物的晶体管而不增加半导体膜的初始厚度。
[0010]此外，就这点而言，有利地提出了使用绝缘体上硅型的衬底的掩埋绝缘层(BOX)的至少一部分来形成晶体管的栅极电介质区域的至少一部分，例如MOS晶体管或者甚至具有双栅极(浮置栅极和控制栅极)的晶体管，诸如合并在FLASH和EEPROM型存储器单元中的晶体管的类型。
[0011]根据一个方面，提供了一种集成电路，包括:第一区，包括绝缘体上硅型的衬底，所述绝缘体上硅型的衬底包括在掩埋绝缘层上的半导体膜，所述掩埋绝缘层在载体衬底上；第二区，包括所述载体衬底和所述掩埋绝缘层但是不存在所述半导体膜;第一晶体管，在所述第二区中，包括置于所述载体衬底上并且由所述掩埋绝缘层的一部分形成的第一栅极电介质区域。
[0012]可选地，进一步包括在所述第一区中的第二晶体管，所述第二晶体管包括置于所述半导体膜上的第二栅极电介质区域，所述第二栅极电介质区域比所述第一栅极电介质区域更薄。
[0013]可选地，所述掩埋绝缘层的所述一部分的厚度比所述绝缘体上硅型的衬底的所述掩埋绝缘层的厚度更薄。
[0014]可选地，所述第二栅极电介质区域由至少一层第一电介质材料形成，并且其中所述第一晶体管进一步包括位于所述掩埋绝缘层的所述一部分上的所述至少一层第一电介质。
[0015]可选地，所述第一电介质材料是高相对介电常数的材料。
[0016]可选地，进一步包括:在所述第二区中，具有置于所述载体衬底上并且由所述掩埋绝缘层的另一部分形成的第二栅极电介质区域的第二晶体管，用于所述第一晶体管的所述掩埋绝缘层的所述一部分和用于所述第二晶体管的所述掩埋绝缘层的所述另一部分具有不同的厚度。
[0017]可选地，位于所述第二区中的所述第一晶体管是双栅极晶体管，包括:通过所述掩埋绝缘层的所述一部分与所述载体衬底分离的浮置栅极第一区域；以及通过栅极电介质区域与所述浮置栅极第一区域分离的控制栅极第二区域。
[0018]根据本公开的另一方面，提供一种集成电路，包括:绝缘体上硅型的衬底，包括在掩埋绝缘层上的半导体膜，所述掩埋绝缘层在载体衬底上;所述衬底的第一区域，包括用于第一晶体管栅极绝缘层的在所述衬底的第一区域中的电介质层，所述电介质层置于所述半导体膜的顶上;所述衬底的第二区域，缺少所述半导体膜并且包括用于第二晶体管栅极绝缘层的所述掩埋绝缘层的一部分，所述掩埋绝缘层的所述一部分置于所述载体衬底的顶上；用于第一晶体管的第一栅极电极，在所述第一晶体管栅极绝缘层之上；以及用于第二晶体管的第二栅极电极，在所述第二晶体管栅极绝缘层之上。
[0019]可选地，进一步包括:用于所述第一晶体管的源极-漏极区域，包括在所述半导体膜上的抬升外延结构；以及用于所述第二晶体管的源极-漏极区域，包括在所述载体衬底中的注入剂。
[0020]可选地，所述电介质层被定位在所述第二栅极电极与所述第二晶体管栅极绝缘层之间。
【附图说明】
[0021]在检查了对实施方法和实施例的完全非限制性方法的详细描述以及附图之后，本实用新型的其它特征和优点将变得显而易见，其中:
[0022]图1至图8示意性地图示了本实用新型的实施方法和实施例。
【具体实施方式】
[0023]在图1中，基准IC指代一种集成电路，在第一区Zl中，该集成电路包括完全耗尽绝缘体上硅(FDSOI)衬底，其包括在掩埋绝缘层2(B0X)(例如具有25纳米的厚度)上的半导体膜3(例如具有7纳米的厚度)，掩埋绝缘层2本身由载体衬底I支撑，载体衬底I可以例如是半导体阱。
[0024]第一 MOS晶体管Tl例如以28纳米CMOS技术节点在半导体膜3中和上制造，并且通过隔离区域RIS与集成电路的其它部件隔离，隔离区域RIS例如包括浅沟槽隔离(STI)和深沟槽隔离(DTI)。
[0025]晶体管Tl包括通过第一栅极电介质区域0X1与半导体膜3绝缘的第一栅极区域RGl，第一栅极电介质区域0X1在这里包括高相对介电常数K(通常高于15)的电介质材料的层。通过指示的方式，层0X1的厚度是约4纳米。
[0026]栅极区域RGl的侧翼为绝缘横向区域ESPl，在本领域中通常称为“间隔体”。
[0027]晶体管Tl还包括源极S和漏极D区域，包括通常通过外延获得的抬升部分。
[0028]在载体衬底I中和上制造的第二MOS晶体管T2位于集成电路IC的第二区Z2中。
[0029]更确切地，晶体管T2包括通过第二栅极电介质区域与载体衬底I绝缘的第二栅极区域RG2，第二栅极电介质区域在这里包括电介质层0X1和掩埋绝缘层2的一部分200。因此，晶体管T2的第二栅极电介质区域的厚度大于晶体管Tl的栅极电介质0X1的第一区域的厚度。
[0030]通常，为了制造能够承受3至5伏特的电压的晶体管，第二栅极电介质区域的总厚度约8纳米，其中层200的厚度约4纳米。
[0031]常规地，第二晶体管T2还包括在栅极区域RG2的侧翼上制造的间隔体ESP2以及在载体衬底I中注入的源极S和漏极D区域。
[0032]FDSOI衬底的掩埋绝缘层2的剩余部分因此允许非常简单地并且在不消耗半导体膜3的情况下制造具有厚栅极电介质区域的晶体管T2。
[0033]此外，如图2所示，还可以在区Z2上制造具有不同厚度的栅极电介质区域的多个晶体管T2、T3，所述栅极电介质区域通常利用具有不同厚度的掩埋绝缘层的剩余部分获得。
[0034]因此，如图2所示，晶体管Τ3具有栅极电介质区域，其包括具有大于晶体管Τ2的栅极电介质区域的一部分200的厚度的掩埋绝