一种应用于CMOS图像传感器的高精度阵列模数转换器的制作方法

本发明属于模拟电路设计技术领域，具体涉及一种应用于cmos图像传感器的阵列逐次逼近式模数转换器。

背景技术：

随着cmos技术的飞速发展，各种系统对模数转换器的要求也越来越高。目前adc的发展趋势主要有以下两个方向:

1、向低功耗，面积小方向发展

随着集成电路的规模越来越大，功耗成为了各个性能类似的芯片比较的重要指标。对着cmos技术的发展，cmos的工艺不断进步，从几um下降到现在的几十nm，同时各个模块所要求的供电电压也在不断地降低。通过电源休眠工作方式，低电压等措施核技术，不断的改进功耗。这些都非常符合现在便携式电子设备的要求。

2、向高性能方向发展

通过新型的电路结构设计，结合现在不断进步的工艺，补偿等技术，adc的性能也不断地被提高，向着高速、高精度方向发展。其中，逐次逼近式模数转换器(saradc)是一种中高精度和中等速度的模数转换器，优点是面积小、功耗低、速度快等，常被应用于雷达、通信、图像传感等领域。逐次逼近式模数转换器(saradc)通常采用电荷重分配型结构，由于电容型逐次逼近式模数转换器的单位电容总量与模数转换器(adc)精度成指数关系，对于较高精度的逐次逼近式模数转换器(saradc)而言，电容总量和芯片面积会急剧增加，开关电容切换时消耗的动态功耗也随之增大。

因此，对于高精度的电容型逐次逼近式模数转换器，通常需要使用大电容，这样造成的结果是：充放电功耗大，制作芯片所需要的面积大，经济成本提高等。同时由于模数转换器精度的提高，电容失配，比较器比较错误等对于模数转换器影响更大，这些都限制了逐次逼近式模数转换器的设计。

技术实现要素：

为了解决现有技术中存在的问题，本发明的目的是提供一种应用于cmos图像传感器(cmosimagesensor以下简称为cis)的逐次逼近式模数转换器，这种架构的模数转换器能够实现高精度，同时有效减少了电容阵列所需面积。

本发明提供了一种应用于cmos图像传感器的高精度阵列模数转换器，包括采样保持电路、比较器、数模转换器(adc)、逐次逼近寄存器及数字纠错电路(dec)；所述模数转换器采用全差分结构，输入信号经过采样保持电路输出给电容阵列顶级板同时接入比较器输入端，比较器输出端与逐次逼近寄存器相连，逐次逼近寄存器根据比较器结果控制电容阵列并将其存储，输出给数字纠错电路，得到最终的二进制输出。

进一步地，所述的模数转换器采用基于电荷重分配原理的分段式电容架构，将模数转换器电容阵列分为三段，通过桥接电容进行连接。

进一步地，所述的每一段模数转换器电容阵列均采用非二进制的冗余电容阵列。

进一步地，所述的模数转换器采用电容顶级板采样，即采样之后立即进行比较，可以节省一半的电容阵列。同时在没有共模电平输入的情况下，可以保证逐次逼近的信号线在每次转换过程中最终在同一共模电压的情况下进行比较。

进一步地，所述的模数转换器中采用了相关反向开关的开关逻辑模块；其中，开关逻辑模块包括开关逻辑运算模块及开关逻辑控制模块；

所述开关逻辑运算模块，包括延迟模块、异或门、与非门、与门；其中，异或门第一输入端第二输入端分别为两次比较器的输出结果，异或门的输出连接与非门的第一输入端，逐次逼近寄存器输出的上升沿控制时钟经过延迟模块连接与非门的第二输入端，与非门的输出连接与门的第一输入端，模数转换器的采样时钟连接与门的第二输入端；

所述开关逻辑控制模块，包含两种不同的架构；第一种逻辑控制模块架构用于控制电容的底极板电压，包含d触发器，反相器；比较器的输出结果连接d触发器的d端，逐次逼近寄存器的上升沿控制信号连接d触发器的c端，开关逻辑运算模块的与门输出端连接d触发器的rn端，d触发器的q端连接反相器的输入端，反相器的输出端连接对应电容底极板；第二种逻辑控制模块架构用于控制电容c2、c3、c4、c5、c6、c8、c9、c10、c11、c12、c13、c14、c15的底极板电压，包含d触发器，延时模块，与门及反相器；比较器的输出结果连接d触发器的d端，逐次逼近寄存器的上升沿控制信号连接d触发器的c端，模数转换器采样时钟连接d触发器的rn端，d触发器的q端连接与门的第一输入端，逻辑运算模块输出端连接与门的第二输入端，与门的输出端连接反相器的输入端，反相器的输出端连接对应电容的底极板。

所述开关逻辑即反复对同一电容进行操作，采用这种开关逻辑的电容阵列，在需要转换相同电容值(不同位)时，可以只转动同一个电容。这样可以避免由于工艺造成的电容失配引起的电容值误差对于模数转换器的影响，提高了模数转换器的线性度。

与现有技术相比，本发明具有如下优点：

1、采用了基于电荷重分配原理的分段式电容架构，整体架构设计采用了分段电容设计。每段电容均采用非二进制的电容阵列，并在此基础上进行电容阵列的权重调整，将较大的电容分裂为几个小的电容。这种结构的电容阵列可以为模数转换器提供一定的冗余，防止了由于比较器的错误比较结果和参考电压上的噪声对模数转换器的动态性能造成下降。同样高位、中位及低位电容阵列段间也采用冗余设计，使得模数转换器在模拟域向数字域转换的过程中不丢码，为之后的处理过程提供原始数据基础。

2、采用了非二进制的冗余电容架构。通过开关逻辑控制电路，整体操作中只需要转换少数电容的下级板电压，即可完成模数转换器的逐次逼近过程。减小了由于工艺问题导致的电容失配而引起的动态性能下降。并且我们设计的非二进制的冗余电容阵列架构设计可以通过简单的数字校准电路对模数转换器得到的数字码进行处理得到最终所需要的二进制码。

3、采用顶级板采样架构，即采样之后立即比较，可以节省一半的电容阵列。同时在没有共模电平输入的情况下，这样可以保证逐次逼近的信号线在每次模数转换过程最终都在共模电压稳定的情况下进行比较。这种情况下预放大器具有一定增益，等效比较器输入噪声为较小的恒定值，从而提高模数转换器的动态性能。

4、将动态比较器的输出信号，经过逻辑运算产生再经过延迟单元，得到的异步时钟重新输入至动态比较器控制动态比较器工作。

附图说明

图1：传统技术中的saradc结构示意图；

图2：传统技术中的saradc电路原理图；

图3：传统技术中的saradc转换图(前五位)；

图4：本发明提出的saradc的整体架构图；

图5：本发明提出的saradc的电路原理图；

图6：带有电容值的saradc电路原理图；

图7：本发明的模数转换器与传统模数转换器的montecarlo仿真结果enob对比图；

图8：本发明的模数转换器与传统模数转换器montecarlo仿真结果rmsdnl对比图。

具体实施方式

下面将结合说明书附图，对本发明做进一步的说明。

如图2所示，该saradc采用全差分结构。以一端为例：在采样阶段，电容的底级板连接到vip，电容顶级板连接到共模电压vcm。接下来，最高位电容顶级板由共模电压vcm转换到vrefp，其他位电容顶级板转换到接vrefn。这时比较器进行第一次比较并输出比较结果，如果vip大于vin，则最高位(简称msb)值b1为二进制1，反之，为0，同时最高位电容顶级板转换到接vrefn。然后次高位电容顶级板接到vrefp，比较器进行第二次比较并输出比较结果。该adc重复这个过程直至最低位(lsb)的数值确定。

图3为图2所示saradc前5位vip，vin的转换过程。

采样阶段，p端所有电容底极板连接到电压vip，n端所有电容底极板连接到电压vin。开关sp1，sn1闭合，所有电容顶级板连接到共模电压vcm。比较阶段，开关sp1、sn1断开，p端电容c1对应的开关sp2接到vrefp，p端其他位电容开关接到vrefn，n端电容c1对应的开关sn2接vrefn，n端其他位电容开关接到vrefp。如图3所示，第一次比较，对应的bout输出第一位b1为数字码1，p端电容c2对应的开关sp3由vrefn转接到vrefp，n端电容c2对应的开关sn3由vrefp转接到vrefn。两端其他位电容开关状态保持不变。如图所示第二次比较结果为b2位输出数字码1，p端电容c3对应的开关sp4由vrefn转接到vrefp，n端电容c3对应的开关sn4由vrefp转接到vrefn。两端其他位电容开关状态保持不变。接下来进行第三次比较，b3为0。p端电容c3对应的开关sp4由vrefp转接到vrefn，n端电容c3对应的开关sn4由vrefn转接到vrefp。p端电容c4对应的开关sp5由vrefn转接到vrefp，n端电容c4对应的开关sn5由vrefp转接到vrefn。第四次比较，b4为1。p端电容c5对应的开关sp6由vrefn转接到vrefp，n端电容c5对应的开关sn6由vrefp转接到vrefn。第五次比较，b5为1。p端电容c6对应的开关sp7由vrefn转接到vrefp，n端电容c6对应的开关sn7由vrefp转接到vrefn。

以上为图3所示的传统模数转换器前五位(bit)比较过程。

图4为本发明提出的异步逐次逼近式模数转换器的系统框架图，包括采样保持电路、比较器、数模转换器(dac)、逐次逼近寄存器及数字纠错电路(dec)；所述模数转换器采用全差分结构，输入信号经过采样保持电路输出给电容阵列顶级板同时接入比较器输入端，比较器输出端与逐次逼近寄存器相连，逐次逼近寄存器根据比较器结果控制电容阵列并将其存储，输出给数字纠错电路，得到最终的二进制输出。

如图5所示：本发明提出的saradc为全差分结构。该adc应用电容顶级板采样的分段式非二进制冗余电容阵列。本发明提出的saradc相对于图2所示的传统saradc，节省了一次电容转换，同时也节省了一半的电容阵列。saradc接收差分输入信号vip/vin并输出数字码dout[n+4:0]，其中，输出数字码dout[n:0]中的位(bit)n为最高有效位(msb)。

如图5所示，msb段电容c1被拆分为电容c1-1，c1-2。电容c1-1又分为两个电容：电容分别与电容c2，c3取值相同。电容c1-2又分为三个电容：其分别与电容c4，c5，c6电容值相等。lsb1段电容c7被拆分为电容c7-1，c7-2。电容c7-1又分为两个电容：电容分别与电容c8，c9取值相同。电容c7-2又分为三个电容：其分别与电容c10，c11，c12电容值相等。lsb2段电容c13，c14，c15，c16电容取值遵循二进制原理。

在下述过程中，我们将第一次比较结果称为b1，第二次比较结果称为b2，以此类推。

每一个数据转换周期包括采样阶段和比较阶段，其中比较阶段分为18次比较过程。

在采样阶段，开关sp1,sn1闭合。电容阵列对模拟输入信号vip/vin进行取样。msb段所有电容的顶级板连接输入信号，电容c1-1、c1-2对应的开关sp2、sp3、sp6、sp7、sp8、sn2、sn3、sn6、sn7、sn8接到refn，电容c2、c3、c4、c5、c6对应的开关sp4、sp5、sp9、sp10、sp11、sn4、sn5、sn9、sn10、sn11接到电压refp上。lsb1段所有电容的顶级板连接输入信号，电容c7-1、c7-2对应的开关sp12、sp13、sp16、sp17、sp18、sn12、sn13、sn16、sn17、sn18接到refn，电容c8、c9、c10、c11、c12对应的开关sp14、sp15、sp19、sp20、sp21、sn14、sn15、sn19、sn20、sn21接到电压refp上。lsb2段所有电容的顶级板连接输入信号，电容c13、c14、c15对应的开关sp22、sp23、sp24、sn22、sn23、sn24、接到电压refp，电容c16的底极板始终连接电压refp。

采样阶段结束后，进入比较阶段，比较器将电容阵列采样之后的信号进行立即比较，开关sp1,sn1断开。在第一次比较过程，如果比较结果vp>vn,则b1＝1，vn端的电容对应的开关sn2，sn3接电压refp，其他位电容开关保持不动。如果vp<vn,则b1＝0，vp端的电容对应得开关sp2，sp3接电压refp，其他位电容开关保持不动。

第二次比较过程中：如果b1＝1且b2＝1，则vp端电容c2对应的开关sp4由接refp转接到refn，如果b1＝1而b2＝0，将电容的开关sn2接到电压refn，电容c2位的开关保持不动；如果b1＝0而b2＝1，将电容的开关sn2接到电压refn，电容c2位的开关保持不动，如果b1＝0且b2＝0则vn端电容c2对应的开关sn4由接refp转接到refn。

第三次比较过程：如果b1＝1且b3＝1，即vp>vn，将vp端的电容c3对应的开关sp5由refp接到refn，如果b1＝1而b3＝0，将vn端的电容对应的开关sn3转接到refn，电容c3的开关状态保持不变；如果b1＝0而b3＝1，将vp端的电容对应的开关sp3由refp接到refn，如果b1＝0且b3＝0，将vn端电容c3对应的开关sp5转接到refn。

第四次比较过程：如果vp>vn，b4＝1，将vn端的电容对应的开关sn6，sn7，sn8由refn接到refp；如果vp<vn，b4＝0将vp端的电容对应的开关sp6，sp7，sp8由refn接到refp。

第五次比较过程：如果b4＝1且b5＝1，将vp端的电容c4对应的开关sp9由refp接到refn，如果b4＝1而b5＝0，将vn端的电容对应的开关sn6转接到refn；如果b4＝0而b5＝1，将vp端的电容对应的开关sp6由refp接到refn，如果b4＝0且b5＝0，将vn端电容c4对应的开关sn9转接到refn。

第六次比较过程：如果b4＝1且b6＝1，将vp端的电容c5对应的开关sp10由refp接到refn，如果b4＝1，b6＝0，将vn端的电容对应的开关sn7转接到refp；如果b4＝0而b6＝1，将vp端的电容对应的开关sp7由refp接到refn，如果b4＝0且b5＝0，将vn端电容c5对应的开关sn10转接到refn。

第七次比较过程：如果b4＝1且b7＝1，将vp端的电容c6对应的开关sp11由refp接到refn，如果b4＝1而b7＝0，将vn端的电容对应的开关sn8转接到refn；如果b4＝0而b7＝1，将vp端的电容对应的开关sp8由refp接到refn，如果b4＝0且b7＝0，将vn端电容c6对应的开关sn11转接到refn。

第八次比较过程：如果vp>vn，b8＝1，vn端的电容对应的开关sn12，sn13接电压refp。如果vp<vn,则b8＝0，vp端的电容对应的开关sp12，sp13接电压refp。

第九次比较过程：如果b8＝1且b9＝1，则vp端电容c8对应的开关sp14由接refp转接到refn，如果b8＝1而b9＝0，将电容的开关sn12接到电压refn；如果b8＝0而b9＝1，将电容的开关sn12接到电压refn；如果b8＝0且b9＝0，vn端电容c8对应的开关sn14由接refp转接到refn。

第十次比较过程：如果b8＝1且b10＝1，将vp端的电容c9对应的开关sp15由refp接到refn，如果b8＝1而b10＝0，将vn端的电容对应的开关sn13转接到refn；如果b8＝0而b10＝1，将vp端的电容对应的开关sp13由refp接到refn，如果b8＝0且b10＝0，将vn端电容c9对应的开关sn15转接到refn。

第十一次比较过程：如果vp>vn，b11＝1，将vp端的电容对应的开关sp16，sp17，sp18由refn接到refp；如果vp<vn，b11＝0将vn端的电容对应的开关sn16，sn17，sn18由refn接到refp。

第十二次比较过程：如果b11＝1且b12＝1，将vp端的电容c10对应的开关sp19由refp接到refn，如果b11＝1而b12＝0，将vn端的电容对应的开关sn17转接到refn；如果b11＝0而b12＝1，将vp端的电容对应的开关sp17由refp接到refn，如果b11＝0且b12＝0，将vn端的电容c10对应的开关sn19转接到refn。

第十三次比较过程：如果b11＝1且b13＝1，将vp端的电容c11对应的开关sp20由refp接到refn，如果b11＝1而b13＝0，将vn端的电容对应的开关sn21转接到refn；如果b11＝0而b13＝1，将vp端的电容对应的开关sp17由refp接到refn，如果b11＝0且b13＝0，将vn端的电容c11对应的开关sn20转接到refn。

第十四次比较过程：如果b11＝1且b14＝1，将vp端的电容c12对应的开关sp21由refp接到refn，如果b11＝1而b14＝0，将vn端的电容对应的开关sn18转接到refn；如果b11＝0而b14＝1，将vp端的电容对应的开关sp18由refp接到refn，如果b11＝0且b14＝0，将vn端电容c12对应的开关sn21转接到refn。

第十五次比较过程：如果vp>vn，b15＝1，将vp端的电容c13对应的开关sp22由refp接到refn，如果vp<vn，b15＝0，将vn端的电容c13对应的开关sn22转接到refn；

第十六次比较过程：如果vp>vn，b16＝1，将vp端的电容c14对应的开关sp23由refp接到refn，如果vp<vn，b16＝0，将vn端的电容c14对应的开关sn23转接到refn；

第十七次比较过程：如果vp>vn，b17＝1，将vp端的电容c15对应的开关sp24由refp接到refn，如果vp<vn，b17＝0，将vn端的电容c15对应的开关sn24转接到refn；

第十八次比较过程：如果vp>vn，b18＝1，如果vp<vn，b18＝0；

以上为所述模数转换器的整个工作过程。

采用这种开关逻辑的电容阵列，在需要转换相同电容值(不同位)时，可以只转动同一个电容。这样可以避免由于工艺造成的电容失配引起的电容值误差对于模数转换器的影响，提高了模数转换器的线性度。

图6给出了所述模数转换器每一位电容的取值。如图所示，所述模数转换器从整体上分为三段，通过桥接电容连接。为了避免寄生电容影响转换器的线性度，桥接电容在取值上也具有一定的冗余。三段电容阵列每段都采用非二进制冗余电容架构设计。

图7和图8为传统monotonicsaradc与本发明提出的采用顶级板采样的分段式的非二进制电容阵列sar在相同工艺电容matching情况下的10000次montecarlo仿真结果：enob的正态分布拟合及rmsdnl(微分非线性误差)的对比图。

其中两种架构的mean(enob)分别为13.78、13.63，对应的std(enob)为0.37、0.54，根据正态分布的3sigma原则，两种架构对应于我们设计的模数转换器阵列的enob范围分别为12.77-14.79，12.01-15.25，我们设计的模数转换器的整体性能相对于传统架构有部分提升，且应用于cis中大面阵多数量的列转换器能保证整体模数转换器阵列性能提升，相互行之间的差异减小。