集成电路的制作方法
【技术领域】
[0001]本实用新型涉及金属氧化物半导体(MOS)类型场效应晶体管(FET)器件，并且具体地涉及提供由于不对称结构构型而具有不同电学特性的M0SFET。
【背景技术】
[0002]本领域技术人员认识到在单个集成电路衬底上提供MOSFET器件的需要，其中那些MOSFET器件呈现不同的电学特性(例如，零温度系数、导通电阻(Rds on)、阈值电压(Vth)、跨导(gfs)等)。这种需要可能例如在提供竖直MOSFET晶体管的上下文中出现。本领域已知的解决方案可以利用用于注入的掺杂浓度、栅极氧化物的不同厚度、本体区的不同形状、源极区的不同尺寸等以对设定不同的电学特性起作用。然而用于形成不同电学特性的MOSFET器件的现有技术的解决方案被理解为需要昂贵且复杂的制造工艺。在本领域中需要更便宜且更简单的制造工艺。
【实用新型内容】
[0003]在实施例中，一种集成电路包括:具有在第一掺杂浓度水平的第一导电类型掺杂物的半导体衬底层，该衬底层包括第一区和第二区；在该半导体衬底层中的阱区，该阱区具有在高于该第一掺杂浓度水平的第二掺杂浓度水平的该第一导电类型掺杂物，所述阱区位于该第一区中但不位于该第二区中；在该第一区处的该阱区中的第一本体区，该第一本体区具有第二导电类型掺杂物;在该第二区处的该半导体衬底层中的第二本体区；在该第一本体区中的第一源极区，该第一源极区从该阱区横向地偏移了具有第一长度的第一沟道；在该第二本体区中的第二源极区，该第二源极区从该半导体衬底层的材料横向地偏移了第二沟道，该第二沟道具有大于该第一长度的第二长度；以及在该第一沟道和该第二沟道之上均延伸的栅极区。
[0004]在实施例中，一种用于在具有在第一掺杂浓度水平的第一导电类型掺杂物的半导体衬底层中制造晶体管的方法，该衬底层包括第一区和第二区，该方法包括:形成在该第一区和该第二区之上延伸的栅极区；在该半导体衬底层的该第一区中但不在该第二区中注入第一导电类型掺杂物以形成阱注入物;在该第一区中的该阱注入物中并且在该第二区中的该半导体衬底层中注入第二导电类型掺杂物以在该第一区中形成第一本体注入物并且在该第二区中形成第二本体注入物;进行退火以活化和扩散该第一导电类型掺杂物和该第二导电类型掺杂物，从而在该半导体衬底层中由具有高于该第一掺杂浓度水平的第二掺杂浓度水平的该阱注入物来形成阱区、在该阱区中由该第一本体注入物来形成第一本体区并且在该半导体衬底层中由该第二本体注入物来形成第二本体区；将第一导电类型掺杂物注入在该阱区中以形成第一源极注入物并且注入在该第二本体区中以形成第二源极注入物;并且进行退火以活化和扩散该第一源极注入物和该第二源极注入物的该第一导电类型掺杂物，从而形成第一源极区和第二源极区。
[0005]在实施例中，一种集成电路包括:具有在第一掺杂浓度水平的第一导电类型掺杂物的半导体衬底层，该衬底层包括第一区和第二区；在该第一区之内的第一晶体管和在该第二区之内的第二晶体管，该第一晶体管具有带有第一值的电学特性，该第二晶体管带有具有与该第一值不同的第二值的所述电学特性。该第一晶体管包括:与该半导体衬底层相接触的阱区，该阱区具有在高于该第一掺杂浓度水平的第二掺杂浓度水平的该第一导电类型掺杂物;在该阱区之内并且与其相接触的第一本体区，该第一本体区具有第二导电类型掺杂物;在该第一本体区之内并且与其相接触的第一源极区，该第一源极区从该阱区横向地偏移了具有第一长度的第一沟道；以及在该第一沟道之上延伸的第一栅极区。该第二晶体管包括:在该半导体衬底层之内并且与其相接触的第二本体区，该第二本体区具有该第二导电类型掺杂物;在该第二本体区之内并且与其相接触的第二源极区，该第二源极区从该半导体衬底层的材料横向地偏移了第二沟道，该第二沟道具有大于该第一长度的第二长度；以及在该第二沟道之上延伸的第二栅极区。
[0006]在实施例中，一种用于在具有在第一掺杂浓度水平的第一导电类型掺杂物的半导体衬底层中制造集成电路的方法，该衬底层包括第一区和第二区，该方法包括:形成在该半导体衬底层的该第一区之内并且与其相接触的阱区，所述阱区具有在高于该第一掺杂浓度水平的第二掺杂浓度水平的该第一导电类型掺杂物;形成在该阱区之内并且与其相接触的第一本体区，该第一本体区具有第二导电类型掺杂物;在该第二区处形成在该半导体衬底层之内并且与其相接触的第二本体区，该第二本体区也具有该第二导电类型掺杂物;在从该阱区横向地偏移了具有第一长度的第一沟道区的位置处形成在该第一本体区之内并且与其相接触的第一源极区；在从该半导体衬底层的材料横向地偏移了第二沟道的位置处形成在该第二本体区之内并且与其相接触的第二源极区，该第二沟道具有大于该第一长度的第二长度;并且形成在该第一沟道区和该第二沟道区两者之上延伸的栅极区。
【附图说明】
[0007]为了更好地理解实施例，现在将仅以示例方式参考附图，在附图中:
[0008]图1至图12展示了用于制造具有电学特性的不同值的多个竖直MOSFET器件的多个工艺步骤；
[0009]图13至图14绘出了使用图10至图12的工艺制造的不对称晶体管的电学特性；
[0010]图15是带有不对称晶体管的集成电路的示意图；并且
[0011]图16是用于不对称晶体管的具有条带构型的衬底的掺杂区的平面图。
[0012]将注意到的是，在本文中所描述的示图无需按比例呈示。
【具体实施方式】
[0013]图1展示了半导体衬底层10。层10可以例如包括硅并且可以例如用第一导电类型掺杂物例如η型掺杂物以5 X 114原子/cm3的掺杂浓度来轻掺杂。衬底层10可以例如包括体半导体衬底。替代性地，衬底层10可以包括一层多层衬底构型。衬底10可以包括外延层。层10可以具有15微米的厚度。
[0014]衬底层10包括第一区12和第二区14，该第一区被提供用于形成具有第一组电学特性的第一竖直MOSFET器件(图11，参考号12T)，该第二区被提供用于形成具有第二组电学特性的竖直MOSFET器件(图11，参考号14T)。区12和14彼此邻近。更进一步地，邻近区12和14可以以相互交叉的方式穿过该衬底层交替地复制以支持具有不同阈值电压的多个相互交叉的竖直MOSFET的制造。在此上下文中，所讨论的电学特性包括零温度系数、导通电阻(Rdson)、阈值电压(Vth)、跨导(gfs)中的一项或多项，使得所制造的该第一晶体管和第二晶体管关于所述电学特性中的至少一项呈现不同的值。
[0015]图2专注于衬底层10的仅两个邻近区12和14。掩模16包括例如氧化物层(例如氧化硅)16o和被沉积在层1的顶表面上的氮化物层(例如氮化硅)16n。使用公知的光刻图案化技术，掩模16被图案化以分别限定用于区12和14的开口 18和20，这些开口穿过氮化物层16η延伸并且停止在氧化物层16ο处或该氧化物层中。开口 18和20可以例如包括延伸进入和离开该示图的页面的多个条带开口。替代性地，开口 18和20可以包括多个几何单元，例如以阵列图案安排的六边形。这种用于竖直MOSFET器件的图案对于本领域技术人员而言是已知的。
[0016]遮蔽层22被沉积在掩模16上并且被图案化，使得开口20被覆盖但是开口 18被暴露。这在图3中示出。
[0017]使用经图案化的遮蔽层22作为掩模，然后穿过开口18以具有5Χ 113原子/cm2的掺杂浓度的第一导电类型掺杂物例如η型掺杂物在50KeV进行注入26，以在区12之内的衬底10中形成重掺杂区30。该结果在图4中示出。然后去除经图案化的遮蔽层22。重掺杂区30具有与开口 18的形状共形的形状(条形、六边形等)。
[0018]然后使用气相沉积工艺将一层多晶硅共形地沉积在掩模16之上。该多晶硅材料可以具有600nm的厚度并且根据应用的需要而被掺杂。使用公知的光刻图案化技术，多晶硅材料层被图案化以限定栅极区32，该栅极区共形地跨坐在掩模16的经图案化的氮化物层部分之上并且在开口 18和20的每个边缘处部分地在氧化层16ο之上延伸，其中该图案化限定了在开口 18之内的多晶硅层中的开口 34和在开口 20之内的多晶硅层中的开口 36。这在图5中示出。开口34和36分别比开口 18和20小，但具有大致相同的形状(条状、六边形等)。氧化层16ο的栅极区32在其上延伸的部分限定用于晶体管器件的栅氧化层。
[0019]使用具有栅极区32的经图案化的多晶硅层作为掩模，然后穿过开口34和36以具有4 X 113原子/cm2的掺杂浓度的第二导电类型掺杂物例如P型掺杂物在50KeV进行注入40，以分别在区12和14之内的衬底10中形成重惨杂区42和44。该结果在图6中不出。重惨杂区42和44具有与开口 34和36的形状一致的形状(条形、六边形等)。
[0020]然后执行热退火以在区30、42和44中活化和扩散经注入的掺杂物。该结果在图7中示出。该退火可以例如包括在1160°C退火30分钟。区12包括具有2.5 XlO2t3原子/cm3的掺杂浓度的P型本体区50，该P型本体区由具有8 X 114原子/cm3的掺杂浓度的η型阱52包围(即位于其中并且与其相接触)，该η型阱形成在5 X 114原子/cm3具有的掺杂浓度的η型衬底10之内形成并且与其相接触。本体区50和阱52具有与开口 34和18的形状大体共形的形状(条形、六边形等)。区14包括具有2.5 XlO2t3原子/cm3的掺杂浓度的P型本体区54，该P型本体区形成在具有5 X 114原子/cm3的掺杂浓度的η型衬底10之内并且与其相接触。本体区54具有与开口36的形状大体共形的形状(条形、六边形等)。就此而言，