集成电路的制作方法
【技术领域】
[0001]本实用新型涉及集成电路，并且具体地涉及集成电路中的预金属化电介质(PMD)或层间电介质(ILD)层的金属填充接触的形成，其目的为连接晶体管的栅极区、源极区和漏极区。
【背景技术】
[0002]现在参照图1A和图1B，图1A和图1B示出了常规的金属氧化物半导体(MOS)场效应晶体管(FET)1器件的总配置。图1A和图1B是在沿晶体管栅极的宽度的不同位置处以垂直于栅宽的方向所截取的平行横截面。衬底12支撑晶体管。在这个实例中，该衬底是绝缘体上硅衬底12类型的，该衬底包括衬底层14、掩埋氧化物(BOX)层16和半导体层18。用于晶体管器件的有源区20由穿透层18的周向包围的浅沟槽隔离22来限定。在有源区20之内，层18被划分为已掺杂有第一导电类型掺杂物的多个沟道区30、已掺杂有第二导电类型掺杂物的多个源极区32(各自在一侧上邻近沟道区30)以及也已掺杂有第二导电类型掺杂物多个漏极区34(各自在与源极区32的相对侧邻近沟道区30)。其中，当MOSFET 10器件是p沟道类型时，第一导电类型掺杂物是P型的并且第二导电类型是η型的。相反，当MOSFET器件是η沟道类型时，第一导电类型掺杂物是η型的并且第二导电类型是P型的。在沟道区30上方提供多个栅叠层36。每个栅叠层36典型地包括栅极电介质38、(例如金属和/或多晶娃材料的)栅极电极40和由绝缘材料(例如氮化硅(SiN))制成的多个侧壁间隔物42，这些侧壁间隔物被沉积在栅极电介质38和栅极电极40的各侧上以及该栅极电极的顶部上。在该衬底和该栅叠层上方提供层间电介质(ILD)或预金属化电介质(PMD)层46。层46的顶表面48以化学机械抛光(CMP)工艺来处理以限定平坦表面。典型地由钨形成的金属接触集50从顶表面48穿过在多个金属填充接触开口中的ILD/PMD层46，以与源极区32和漏极区34(在图1A的横截面中示出)以及栅极电极40(在图1B的横截面中示出)电接触。然后在ILD/PMD层46上方提供第一金属化层Ml，其中第一金属化层Ml包括形成在金属填充通孔和/或沟槽开口中的多条金属线54，这些金属线与接触50接触并且被平坦化的电介质材料层56围绕。
[0003]由于在集成电路器件中的特征尺寸持续缩小，在中段制程(MOL)互连中提供源极接触、漏极接触和栅极接触将变得更复杂且具有挑战性。这种情况的原因有很多。例如，可能需要将栅极接触从有源区22(例如在如图1B中所示的周边隔离22之上)去除以便避免在栅极接触与源漏区的沟槽硅化物之间的短路。这是不利的，因为其导致芯片面积的增加。为了解决这个问题，集成电路设计者正朝着合并鳍结构和共用源漏结构迈进。然而由于减少的接触面积在源漏区增加了接触电阻，伴随这种技术具有显著的缺点(如在图1A中以参考号60总体性示出的)。栅极与栅极接触的未对准是另一个问题(参见图1B参考号62处)，并且这个问题可能导致栅极到源漏接触的短路的问题。
[0004]在本领域中相应地需要到晶体管集成电路的源极区、漏极区和栅极区的改善的MOL互连。【实用新型内容】
[0005]本实用新型的目的之一在于提供一种集成电路，具有自底向上形成栅极接触以便避免在栅极与栅极接触之间的未对准以及自顶向下形成具有足够以减少接触电阻并且避免短路问题的尺寸的源漏接触。这些栅极接触通孔优选地由高K材料和低K材料保护以便改善对于高密度集成的可靠性。
[0006]根据本公开的一个方面，集成电路包括:包括:源漏区；与所述源漏区相邻的沟道区；在所述沟道区之上延伸的栅极结构;侧壁间隔物，所述侧壁间隔物在所述栅极结构的一侧上并且在所述源漏区之上延伸；以及电介质层，所述电介质层与所述侧壁间隔物接触并且具有顶表面;其中，所述栅极结构包括:栅极电极;从所述栅极电极延伸至所述顶表面的栅极接触；以及栅极电介质层，所述栅极电介质层在所述栅极电极与所述沟道区之间并且在所述栅极电极与所述侧壁间隔物之间延伸并且进一步在所述栅极接触与所述侧壁间隔物之间延伸。
[0007]优选的，所述栅极电极的表面与所述栅极接触的表面对准并且平行于所述侧壁间隔物的内表面延伸。
[0008]优选的，所述侧壁间隔物的高度等于所述电介质层的高度。
[0009]优选的，所述电介质层是层间电介质(ILD)层或预金属化电介质(PMD)层之一。
[0010]优选的，进一步包括从所述电介质层的所述顶表面延伸至所述源漏区的源漏接触，所述源漏接触与所述侧壁间隔物接触。
[0011]优选的，所述栅极电极的顶表面低于所述电介质层的所述顶表面，并且其中，所述栅极接触从所述栅极电极的所述顶表面突出以达到所述电介质层的所述顶表面。
[0012]优选的，进一步包括在所述电介质层的所述顶表面上的金属化层，所述金属化层包括与所述栅极接触电接触的金属线。
[0013]根据本公开的另一方面，集成电路包括:源漏区；与所述源漏区相邻的沟道区；在所述沟道区之上延伸的栅极结构;侧壁间隔物，所述侧壁间隔物在所述栅极结构的一侧上并且在所述源漏区之上延伸；以及电介质层，所述电介质层与所述侧壁间隔物接触并且具有顶表面;其中，所述栅极结构包括:栅极电极；以及从所述栅极电极延伸至所述顶表面的栅极接触;其中，所述栅极电极的侧表面与所述栅极接触的侧表面相互对准并且平行于所述侧壁间隔物的内表面延伸。
[0014]优选的，进一步包括在所述栅极电极与所述沟道区之间的栅极电介质层，所述栅极电介质层在所述栅极电极的所述侧表面与所述侧壁间隔物的所述内表面之间延伸并且进一步在所述栅极接触的所述侧表面与所述侧壁间隔物的所述内表面之间延伸。
[0015]优选的，所述侧壁间隔物的高度等于所述电介质层的高度。
[0016]优选的，所述电介质层是层间电介质(ILD)层或预金属化电介质(PMD)层之一。
[0017]优选的，进一步包括从所述电介质层的所述顶表面延伸至所述源漏区的源漏接触，所述源漏接触与所述侧壁间隔物接触。
[0018]优选的，所述栅极电极的顶表面低于所述电介质层的所述顶表面，并且其中，所述栅极接触从所述栅极电极的所述顶表面突出以达到所述电介质层的所述顶表面。
[0019]优选的，进一步包括在所述电介质层的所述顶表面上的金属化层，所述金属化层包括与所述栅极接触电接触的金属线。
[0020]本公开的集成电路具有自底向上形成栅极接触以便避免在栅极与栅极接触之间的未对准以及自顶向下形成具有足够以减少接触电阻并且避免短路问题的尺寸的源漏接触。这些栅极接触通孔优选地由高K材料和低K材料保护以便改善对于高密度集成的可靠性。
【附图说明】
[0021]为了更好地理解实施例，现在将仅以示例方式参考附图，在附图中:
[0022]图1A和图1B展示了现有技术的MOSFET器件的结构;并且[0023 ]图2至图24展示了用于制造接触的多个工艺步骤。
[0024]所提供的示图不一定按比例绘制。
【具体实施方式】
[0025]现在参照图2至图24，这些图展示了用于制造接触的多个工艺步骤。
[0026]参照图2，衬底112包括由周向包围的浅沟槽隔离122界定的有源区120。衬底112例如可以是绝缘体上硅(SOI)类型的，该衬底包括衬底层114、掩埋氧化物(BOX)层116和半导体层118。在有源区120之内，层118被划分为已掺杂有第一导电类型掺杂物的多个沟道区130、已掺杂有第二导电类型掺杂物的多个源极区132(各自在一侧上邻近沟道区130)以及也已掺杂有第二导电类型掺杂物多个漏极区134(各自在与源极区132的相对侧邻近沟道区130)。当与形成P沟道类型晶体管相结合时，该第一导电类型掺杂物是P型的并且该第二导电类型是η型的。相反，当与形成η沟道类型晶体管相结合时，该第一导电类型掺杂物是η型的并且该第二导电类型是P型的。
[0027]在沟道区130上方提供多个假栅叠层136。每个假栅叠层136典型地包括牺牲性多晶硅栅极电极140和由例如氮化硅(SiNW^绝缘材料制成的多个侧壁间隔物142，这些侧壁间隔物被沉积在牺牲性栅极电极140的各侧上。牺牲性多晶硅栅极电极140例如可以具有5nm至30nm的长度(具有根据本应用的任何合适的宽度，例如1nm至10nm)并且侧壁间隔物142例如可以具有4nm至20nm的厚度。这些假栅叠层136的间距可以包括40]11]1至50111]1。在衬底上方在假栅叠层136的每一侧上提供绝缘层146。层146的顶表面148用化学机械抛光(CMP)工艺进行加工以限定平坦表面，该表面暴露牺牲性多晶硅栅极电极140的顶表面147。这在现有技术中被称为多晶开口化学机械抛光(POC)。牺牲性多晶硅栅极电极140的高度h(并且因此还有层146和侧壁间隔物142的高度)被选择为使得基本上等于集成电路的层间电介质(ILD)或预金属化电介质(PMD)区的所期望的高度。高度h例如可以是120nm至140nmo
[0028]在FinFET实施例中，对半导体层118图案化以形成多个平行的鳍，其中每个鳍都包括源极区、沟道区和漏极区。每个鳍都可以具有1nm至30nm的高度以及6nm至1nm的宽度，其中这些平行的鳍中的每一个鳍之间的间距为25nm至40nm。在这种配置中，该多个假栅叠层136垂直于这些鳍的长度以本领域已知的在三侧上跨坐在每个鳍之上的配置延伸。图2的横截面因此展示了沿该多个鳍中的仅一个鳍的长度截取的横截面，其他鳍中的每个鳍都具有类似的横截面配置。
[0029]然后执行蚀刻工艺(例如干法凹陷蚀刻30nm(20s)+DHF(45s)+SCl(300s)+65°C的热NH4OH)以选择性地去除牺牲性多晶硅栅极电极140并在侧壁间隔物142之间留下开口146。结果在图3中示出。
[0030]然后在开口146之内进行高K电介质材料的保形沉积以形成电介质内衬150。高K电介质材料例如可以包括使用原子层沉积工艺来沉积的具有2 n m至1 n m厚度的氧化給(HfO2)。内衬150被沉积在开口 146与栅极区130接触的底部处以限定晶体管的栅极电介质。然后在开口 146之内进行金属材料的保形沉积以形成金属内衬152。该金属材料例如可以包括使用原子层沉积工艺来沉积的具有2nm至8nm厚度的TiN/TiC。这个金属内衬152例如可以作为势