集成电路的制作方法
【专利摘要】本公开涉及一种集成电路，包括以交替和连续的方式被布置在第二导电类型的区域上的第一导电类型的多个第一半导体条带和第二导电类型的多个第二半导体条带，针对每个所述第一半导体条带包括：多个偏置触点；针对每个偏置触点，能够在所述偏置触点上施加电势的开关；两个检测触点，被布置在所述第一半导体条带的端部处；以及检测电路，其激活引起所述开关的关断以及与所述检测触点之间的电阻的阈值之间的比较。
【专利说明】
集成电路
技术领域
[0001]本公开涉及集成电子电路，更特别地涉及被保护免受从电路的后表面执行的攻击的集成电路。
【背景技术】
[0002]集成电路有时经历来自剽窃者的攻击，剽窃者旨在确定电路的结构、修改其操作或者从中提取机密数据。可以从电路的后表面执行攻击，在电路的前表面处设置有导电迹线和诸如电容器、二极管或晶体管之类的部件。在攻击期间，首先蚀刻后表面的一部分。从该蚀刻的部分，具有几微米的宽度的空腔例如通过离子束来形成并且朝向上表面一路延伸至部件或导电迹线。与部件或迹线的电触点随后被创建在空腔中，并且剽窃者使用这些触点来分析在操作中的电路。
[0003]期望保护集成电路免受这一类型的攻击，已知的设备具有各种缺点和实现问题。【实用新型内容】
[0004]本公开的目的是提供一种集成电路，以至少部分地解决现有技术中的上述问题。
[0005]因此，一个实施例提供了一种集成电路，包括以交替和连续的方式被布置在第二导电类型的区域上的第一导电类型的多个第一半导体条带和第二导电类型的多个第二半导体条带，针对每个所述第一半导体条带包括:多个偏置触点；针对每个偏置触点，能够在所述偏置触点上施加电势的开关;两个检测触点，被布置在所述第一半导体条带的端部处；以及检测电路，其激活引起所述开关的关断以及与检测触点之间的电阻的阈值之间的比较。
[0006]根据实施例，所述阈值是在所述检测触点之间的第一半导体条带的标称电阻。
[0007]根据实施例，每个检测电路将所述偏置电势施加至相关联的所述第一半导体条带的所述检测触点中的一个检测触点。
[0008]根据实施例，检测电路由两个第一半导体条带共用，与一个第一半导体条带相关联的阈值是另一个第一半导体条带的所述检测触点之间的电阻。
[0009]根据实施例，针对每个第一半导体条带，所述开关是形成于在所述第一半导体条带旁边的第一半导体条带内或上的MOS晶体管。
[0010]根据实施例，与第一半导体条带相关联的所述检测电路包括形成于在所述第一半导体条带旁边的第一半导体条带内或上的MOS型晶体管。
[0011]根据实施例，每个检测电路能够在相关联的所述第一半导体条带(7)的所述检测触点之间施加在300至500mV的范围内的电压。
[0012]根据实施例，所述第一半导体条带和所述第二半导体条带的宽度小于2.5μπι，并且它们的长度大于ΙΟΟμπι。
[0013]根据实施例，所述检测电路相继被激活，一次激活单个检测电路。
[0014]在本公开的各个实施例中，能够保护集成电路免受从电路的后表面执行的攻击。
[0015]将结合附图在对具体实施例的以下非限制性描述中详细讨论前述以及其它特征和优点。
【附图说明】
[0016]图1A是集成电路的示例的局部简化顶视图；
[0017]图1B是图1A中所示的集成电路的局部简化截面图；
[0018]图1C示出了简化的并且不同比例的图1A的顶视图；
[0019]图2A和图2B图示出对图1A中所示的电路的攻击；
[0020]图3A是被保护免受攻击的集成电路的实施例的局部简化顶视图；
[0021]图3B示出了被连接至检测电路的图3A中所示的集成电路的条带；
[0022]图4以不同比例示出了图3A的顶视图；
[0023]图5示出了图3B的简化视图并且详述了检测电路的示例；
[0024]图6示出了被连接至检测电路的另一实施例的图3A中所示的集成电路的两个条带；以及
[0025]图7是能够被保护免受攻击的另一类型的集成电路的局部简化截面图。
【具体实施方式】
[0026]在不同的附图中利用相同的附图标记指代了相同的元件，并且此外各个附图未必成比例。为了清楚，仅示出和详述了对于理解所描述的实施例有用的那些步骤和元件。
[0027]在以下描述中，当提及形容相对关系的术语(诸如“上”、下等术语)时，参考图1B、图2A和图7中所涉及的元件的定向。
[0028]在本说明书中，术语“连接”指示两个元件之间的直接电连接，而术语“耦合”指示两个元件之间的可以是直接的或者经由一个或多个其它无源或有源部件(诸如电阻器、电容器、电感、二极管、晶体管等)的电连接。
[0029]图1A是集成电路I的示例的局部简化顶视图。图1B是沿着图1A中所示的折线B-B的集成电路I的简化截面图。
[0030]集成电路I包括半导体支撑件3，例如P型掺杂的硅晶片。例如掩埋层的N型掺杂的区域5覆盖支撑件3的表面的一部分。被布置在连续交替条带中的P型掺杂的阱7和N型掺杂的阱9在区域5上延伸。
[0031]偏置触点11以规则间隔形成在每个阱或条带7的上部分中，并且偏置触点13类似地形成在每个阱或条带9的上部分中。在所示的示例中，触点11和13在顶视图中被布置在与条带7和9的方向正交的线和条带的中心线之间的交叉点处。触点11和13中的每一个对应于与相关联的条带相同类型的掺杂区域，具有更高的掺杂水平。
[0032]许多MOS类型的晶体管在相应的触点11或13之间形成在条带7和9中的每一个条带的上部分内或上。这些晶体管在有源区域15中以三个或四个聚集。每个晶体管包括栅极19，栅极19可以是多个晶体管共用的，对于P沟道晶体管而言栅极19被布置在漏极和源极区域23之间并且对于N沟道晶体管而言栅极19被布置在漏极和源极区域27之间。绝缘沟槽29从条带的上表面的多个部分延伸，以界定有源区域。
[0033]在顶视图中，折线B-B相继穿越N型掺杂的条带9、P型掺杂的条带7、和另一N型掺杂的条带9，并且在这些条带中的每一个中穿越有源区域和偏置触点。
[0034]如图1B所示，例如接地GND的参考电压被施加至每个偏置触点11，并且比接地电压更高的电压VDD被施加至每个偏置触点13。由此，每个P型掺杂的条带7被偏置到电压GND，并且每个N型掺杂的条带9被偏置到电压VDD。
[0035]图1C示出了简化的并且不同比例的图1A的顶视图。晶体管未被示出。设置有偏置触点11和13的条带7和9以及触点11与接地之间的连接31和施加电势VDD至触点13的连接33是可见的。
[0036]每个条带的长度例如在从ΙΟΟμπι至Imm的范围内。每个条带的宽度例如小于2.5μπι。在每个条带7或9中，偏置触点11的数目或偏置触点13的数目可以在5至100的范围内。条带7的数目或者条带9的数目例如可以在20至200的范围内。
[0037]图2Α和图2Β示出了之前描述的集成电路，而剽窃者已经从后表面挖出具有至少两个条带的宽度的空腔，以准备攻击。图2Α是沿着图2Β中所示的分段C-C的局部截面。图2Β是对应于图1C的顶视图。
[0038]在图2Α和图2Β中，剽窃者已经通过支撑件3、区域5和P型条带7的宽度从后表面挖出空腔40。空腔例如一路延伸至漏极和源极区域23的下层。P型条带7的没有绝缘沟槽以及漏极和源极区域的下部分由空腔40打断。
[0039]在此期望的是检测这样的空腔的存在，以防止剽窃者经由在这些空腔中创建的触点来获得ig息。
[0040]图3A是被保护免受攻击的集成电路50的实施例的局部简化顶视图。集成电路50包括具有与图1A至图1C的集成电路I的那些元件相同的角色的元件，利用相同的附图标记来指示。因此，集成电路50包括:
[0041 ] -P型掺杂的半导体支撑件3;
[0042]-N型掺杂的区域5，其在例如掩埋层的支撑件3上延伸；
[0043]-P型掺杂的阱7和N型掺杂的阱9，被布置在区域5上的交替的条带中，并且设置有相应的偏置触点11和13;以及
[0044]-连接件33，将电势VDD施加至偏置触点13。
[0045]晶体管(未示出)形成在条带7和9的内部和顶上。应当注意的是，在每个条带7的每个端部处与区域5和N型条带9接触的N型区域51将每个P型条带7与其它条带7和支撑件3绝缘。
[0046]集成电路50进一步包括:
[0047]-针对每个触点，N沟道MOS晶体管52;
[0048]-在每个条带7的端部处的触点56、58;以及
[0049]-检测电路。
[0050]图3B示出了被连接至检测电路60的条带7的顶视图。条带7示意性地示出在顶视图中，设置有触点11、56和58。
[0051 ]每个偏置触点11被耦合至晶体管52的漏极。晶体管52的源极S被耦合至接地GND。与相同条带7相关联的晶体管52的栅极被互连。检测电路60被耦合至栅极并且控制相同条带7的所有开关，并且因此控制偏置电压GND向整个条带7的施加。
[0052]触点56和58是旨在用于检测剽窃者空腔的可能存在的触点。检测触点56和58被耦合至检测电路60。检测电路60在电势VDD和接地GND之间被供电。
[0053]每个检测电路60能够接收测试信号TEST和生成报警信号A。在操作中，提供测试阶段，在测试阶段期间信号TEST由电路(未示出)相继地激活，一次激活单个信号。当检测电路的测试信号被激活时，检测电路关断晶体管52，并且偏置电压GND不再被施加至相关联的条带7。检测电路60随后将触点56和58之间的电阻与阈值进行比较，并且如果该电阻大于阈值，则激活报警信号。阈值可以对应于在不存在剽窃者空腔的情况下在触点56和58之间的条带7通常具有的最大电阻。
[0054]当空腔已经由剽窃者挖出并且完全或部分地打断了P型掺杂的条带7时，该条带的触点56和58之间的电阻强烈增加。相关联的检测电路随后生成报警信号，使得能够检测该攻击尝试并且采取诸如停止集成电路或破坏存在于集成电路上的机密数据的对抗措施。
[0055]图4以不同比例示出了图3A的顶视图，并且详述了结合图3A和图3B所描述的集成电路50的晶体管52的实施例。在图4中示出了条带7和9，以及偏置触点11和13。每个晶体管52被以开关的形式示出。对于每个条带7，连接件62将每个触点11与相关联的漏极D连接，并且连接件64将栅极G连接在一起并且连接至检测电路60。连接件66将晶体管52的源极连接至接地GND。
[0056]如图4所示，对于每个条带7，相关联的晶体管52形成在另一个相邻的条带7内和上。
[0057]对于每个条带7，检测电路60形成在该另一个相邻的条带7和相邻的条带9内或上。
[0058]因此，在条带7的测试期间，相关联的晶体管52位于适当偏置的条带中。这使得能够确保晶体管52的适当操作。类似地，被包括在检测电路60中的MOS晶体管在适当偏置的条带内或上。
[0059]作为变型，与条带7相关联的晶体管52中的每个晶体管可以位于任何其它条带7中，重要的点是对于两个条带7而言将不同时进行测试。类似地与条带7相关联的检测电路60的MOS晶体管可以位于在测试期间保持适当偏置的集成电路的任何部分中，以确保检测电路的适当操作。
[0060]图5示出了图3B的简化视图并且详述了检测电路60的示例。检测电路60包括电流源71、被供应有在电势VDD与接地GND之间的电压的比较器72、以及接收信号TEST的反相器74 ο条带7的检测触点58被连接至接地GND。比较器72比较检测触点56上的电势与电势VO。
[0061]当信号TEST被去激活时，反相器74将晶体管52保持在导通状态，并且报警信号A被去激活。当信号TEST被激活时，晶体管52处于关断状态。电流源71随后将电流注入到检测触点56中，并且比较器72的正输入上的电势正比于触点56和58之间的条带7的电阻。当条带7被剽窃者空腔部分地或完全地打断时，电阻异常地高并且报警信号A被激活。作为示例，电压VO在从300至500mV的范围内。
[0062]图6示出了被连接至替代了检测电路60的检测电路80的之前在图3A和图3B中所示的集成电路50的条带7中的两个。应当理解的是这样的P型条带7由条带7和9(未示出)分离。
[0063]对于两个条带7中的每一个，相关联的晶体管52的栅极G被一起耦合至检测电路80，并且检测触点56和58被耦合至电路80。电路80能够接收测试信号TESTl并且生成报警信号A。检测电路80包括比较电路82、开关和反相器86。
[0064]当信号TESTl被激活时，反相器86关断与两个条带7相关联的晶体管52并且开关84向两个条带7的检测触点56施加正电压VI。检测电路80随后比较检测触点58的电势。如果剽窃者空腔损坏了两个条带7中的一个或另一个，则检测电路80在两个条带7的检测触点56和58之间的电阻相差例如超过10%时生成报警信号。作为示例，电压Vl在300至500mV的范围内。
[0065]图7是能够被保护免受攻击的另一类型的集成电路的截面图。集成电路90包括与集成电路50相同的元件，除了掩埋层5之外。N型条带9中的每一个通过支撑件3和P型条带7与其它条带9绝缘。
[0066]P型条带7的偏置触点11被接地。对于N型条带9的偏置触点13中的每一个，电势VDD被施加至P沟道MOS晶体管92的源极，其漏极耦合至触点13。与条带9相关联的晶体管92被形成在另一条带9内或上。
[0067]条带9中的每一个的所有晶体管92的栅极可以被耦合至能够关断晶体管92和根据被布置在条带9的端部处的两个检测触点之间的电阻激活报警的检测电路。
[0068]在之前描述的实施例中，专用于检测剽窃者空腔的集成电路的表面针对许多偏置触点中的每一个被限定于一个晶体管并且针对每个条带被限于一个检测电路。检测电路是简单的并且针对每个条带可以存在上至100个偏置触点。因此，专用于保护的总表面积可以有利地总计达到小于集成电路表面积的I %。
[0069]已经描述了具体实施例。本领域技术人员将会想到各种替换、修改和改进。具体而言，虽然所描述的集成电路由硅支撑件形成，但是也可以使用其它半导体支撑件。
[0070]此外，虽然在所描述的实施例中支撑件由P型掺杂的半导体制成，但是支撑件也可以由N型掺杂的半导体制成，集成电路的其它部分的掺杂类型随后可以交换，并且电势VDD随后可以小于电势GND。
[0071]虽然在所描述的实施例中，偏置电势GND或VDD通过MOS类型的晶体管被施加至偏置触点，但是也可以使用其它类型的开关，例如双极型晶体管。
[0072]在上文中已经描述了具有不同变型的各种实施例。应当注意的是本领域技术人员可以在不显示任何创造性的情况下组合这些各种实施例的各种要素。具体而言，可能的是形成组合了配备有检测电路60的条带7和配备有检测电路80的其它条带7的集成电路。
[0073]这样的变型、修改和改进旨在作为本公开的一部分，并且旨在处于本实用新型的精神和范围内。因此，之前的描述是仅借由示例的方式进行的，并且不旨在是限制性的。本实用新型仅如在所附权利要求及其等效物中限定的那样进行限定。
【主权项】
1.一种集成电路，其特征在于，包括以交替和连续的方式被布置在第二导电类型的区域(5;3)上的第一导电类型的多个第一半导体条带(7;9)和所述第二导电类型的多个第二半导体条带(9;7)，针对每个所述第一半导体条带包括: 多个偏置触点(11; 13); 针对每个偏置触点，能够在所述偏置触点上施加电势(GND; VDD)的开关(52; 92); 两个检测触点(56，58)，被布置在所述第一半导体条带的端部处；以及 检测电路(60;80)，其激活引起所述开关的关断以及与所述检测触点之间的参考阈值之间的比较。2.根据权利要求1所述的集成电路，其特征在于，所述阈值是在所述检测触点之间的第一半导体条带(7)的标称电阻。3.根据权利要求1所述的集成电路，其特征在于，每个检测电路(60)将所述偏置电势(GND)施加至相关联的所述第一半导体条带(7;9)的所述检测触点(58)中的一个检测触点。4.根据权利要求1所述的集成电路，其特征在于，检测电路(80)由两个第一半导体条带(7)共用，与一个第一半导体条带相关联的阈值是另一个第一半导体条带的所述检测触点之间的电阻。5.根据权利要求1所述的集成电路，其特征在于，针对每个第一半导体条带(7;9)，所述开关(52;92)是形成于在所述第一半导体条带旁边的第一半导体条带内或上的MOS晶体管。6.根据权利要求1所述的集成电路，其特征在于，与第一半导体条带(7;9)相关联的所述检测电路(60;80)包括形成于在所述第一半导体条带旁边的第一半导体条带内或上的MOS型晶体管。7.根据权利要求1所述的集成电路，其特征在于，每个检测电路(60;80)能够在相关联的所述第一半导体条带(7)的所述检测触点之间施加在300至500mV的范围内的电压。8.根据权利要求1所述的集成电路，其特征在于，所述第一半导体条带(7;9)和所述第二半导体条带(9;7)的宽度小于2.5μπι，并且所述第一半导体条带和所述第二半导体条带的长度大于ΙΟΟμπι。9.根据权利要求1所述的集成电路，其特征在于，所述检测电路(60;80)相继被激活，一次激活单个检测电路。
【文档编号】H01L27/02GK205680680SQ201620144221
【公开日】2016年11月9日
【申请日】2016年2月25日 公开号201620144221.0, CN 201620144221, CN 205680680 U, CN 205680680U, CN-U-205680680, CN201620144221, CN201620144221.0, CN205680680 U, CN205680680U
【发明人】M·利萨特, N·博瑞尔
【申请人】意法半导体(鲁塞)公司