触插塞连接至它们(图6)。导轨RZGO和RZGl设计为连接至接地GND。
[0089]为了将电容性结构的中心部分120(第二电极)连接至电源电压Vdd，也由多晶硅制成的互连区域220形成在限定PMOS晶体管TRP21的有源区域的绝缘区域2的顶部上。
[0090]在此应该注意，借由“多晶”掩模，与晶体管的栅极区域同时形成两个多晶硅区域120 和 220。
[0091]区域ZDl沿着晶体管TRP21 — TRP24延伸，并且参照图6更详细可见，PMOS晶体管的源极显著地经由接触插塞CTCl连接至电源电压Vdd。
[0092]为了使得形成至电源电压Vdd的该连接，例如形成在集成电路的第一金属化层以及附图标记RZDl处的电源导轨覆盖了区域ZD1，并且经由对应的接触插塞而连接至它(图6)。导轨RZDl设计为连接至电源电压Vdd。
[0093]此外，在该实施例中，接触CTC 一方面连接至多晶硅的区域220、另一方面连接至与导轨RZDl接触的金属化层MTL，提供该接触CTC以使得将多晶硅的区域220连接至电压Vdd，并且因此将多晶硅的对应区域120、换言之电容性结构的第二电极连接至电压Vdd。
[0094]应该注意，通过简单地延伸这些有源区域直至区域ZGO和ZGl已经存在于传统振荡器(并未具有去耦电容性结构)的版图内而执行分隔区域11至接地的连接，而电容性结构的第二电极至电压Vdd的连接需要多晶硅区域220和金属化层MTL的形成以便于与导轨RZDl接触。
[0095]现在将更特别地参照图7至16以便于示出另一变形例。
[0096]在该变形例中，衬底形成第一电极，以及电容性结构的第二电极包括至少位于限定了晶体管有源区域的绝缘区域内的导电沟槽，该导电沟槽包含配置以便于允许减小有源区域内压应力的内部区域，第二电极此处再次由电介质材料与第一电极分隔。
[0097]更具体地，相对于图1中晶体管TRN，根据图7中所示实施例的晶体管TRN包括沟槽20，在此具有位于绝缘区域2中并且由位于形成电容性结构STC的第一电极的下置衬底I中的下部部分201而延伸的上部部分200，例如连接至接地GND。
[0098]此外，在该示例中，沟槽的下部部分201的内壁由例如二氧化硅的电绝缘层202所涂覆。
[0099]因此所形成的沟槽的内部区域包含多晶体硅或多晶硅203。
[0100]沟槽20的上表面与有源区域10的上表面位于基本上相同水平处。
[0101]该沟槽是电有源的，因为其形成电容性结构STC的第二电极并且在此电连接至电压 Vdd0
[0102]该沟槽20也具有允许减小有源区域10内压应力的机械功能。这是因为，在该实施例中，初始地以非晶形式沉积的多晶硅202在冷却步骤期间重结晶以成为在张应力下的材料，这显著地减小了绝缘区域2内的压应力并且因此允许减小有源区域10内的压应力。此外，该实施例提供了热机械优点。为此的原因在于，硅和多晶硅展现了等同的热膨胀系数，并且这导致当温度经受与包括集成电路的产品的环境相关联的改变时在有源区域内较低的应力。
[0103]尽管在图7实施例中沟槽20延伸进入下置衬底中，但是沟槽20可以仅位于绝缘区域2内而并未过泄漏进入下置衬底中。此外，采用该实施例，相对于图1中晶体管获得了压应力的约15%的减小。
[0104]然而，位于下置衬底内的沟槽20的下部部分也有助于减小有源区域10内的压应力。因此，图7中实施例相对于图1中晶体管而允许有源区域内压应力的30%的减小。
[0105]在上部部分中，去耦电容器形成在多晶硅203与有源区域10之间，位于这两个电极之间的绝缘区域的一部分形成电容器的电介质。
[0106]在下部部分中，去耦电容器形成在多晶硅203与衬底I之间，绝缘层202形成电容器的电介质。
[0107]此外，该层202防止了衬底的硅与沟槽的多晶硅203的直接接触，这避免了在硅中产生能够导致位错产生的局部缺陷。
[0108]在此，沟槽20的宽度LGl等于所讨论技术的临界尺寸⑶，在本实用新型情形中为0.15微米。该临界尺寸是有源区域的最小尺寸。
[0109]沟槽20的边缘与有源区域10的边缘之间的距离LG2在此等于有所讨论技术的设计规则(DRM:设计规则手册)所限定的最小距离，在该情形中对于90纳米技术为0.05微米。
[0110]而在该实施例中，衬底和有源区域10连接至接地GND，电容器的另一电极连接至电源电压Vdd。为此目的，孔口(orifice)形成在层40中以便于允许该电压Vdd的施加。
[0111]图7中的该示意图是示意性的。形成至电源电压Vdd的该连接的一种方式更具体地示出在图8和图9中。
[0112]在这些实施例中，去往电容性结构的第二电极20的电连接由金属接触9穿过额外绝缘区域4以潜在地穿透至沟槽20的内部中而获得(在这些附图中以虚线示出部分90)。
[0113]Dl (图8)表示了在接触区域9与有源区域的边缘之间的最小距离。
[0114]D2表示接触区域9的最小宽度。
[0115]在此应该注意，该金属接触也允许晶体管TRN的有源区域10中应力的弛豫。然而，本发明人已经观察到，即便金属接触9并未穿过绝缘区域4、以及特别是CESL层40，并未穿入沟槽20中，然而相对于图1中晶体管TRN的区域10中的压应力仍然获得了对晶体管TRN的有源区域10中压应力的弛豫。
[0116]此外，不论层40是受压或受拉的层这都是真的，因为在后者情形中，用于接触区域9的材料通常是自身处于张应力下的材料。本发明人已经额外地观察到受拉的层40的组合，由此自身受拉的接触区域允许沟道区域中张应力增大，这自身允许电子迀移率增大。
[0117]现在更具体地参照图10至图13以便于示出允许形成沟槽20的方法的一个实施例。
[0118]更具体地，已经在衬底I上沉积了双层70 (氧化硅/氮化硅)之后，其中穿过称作“有源掩模或有源区域掩模”的掩模而曝光的光刻胶层在双层上，这允许确定绝缘区域2的轮廓以及因此确定有源区域的轮廓，在光刻胶显影之后，使用光刻胶剩余部分作为硬掩模以如此方式执行对双层70和衬底I的刻蚀以便于获得沟槽6 (图10)，将采用绝缘材料填充沟槽6以便于在氮化硅的化学机械抛光和移除之后形成绝缘区域2 (图11)。
[0119]接着，如图12所示，执行第一沟槽的刻蚀以便于限定上部部分200和下部部分201，并且执行对该第一沟槽的下部部分201的再氧化以便于形成电绝缘层202。
[0120]在该阶段处，因此获得了沟槽，其将在此称作为初始沟槽。
[0121]随后，采用在高温下以非晶状态沉积的多晶硅填充该初始沟槽，非晶硅在冷却步骤期间转换为多晶硅，随后例如通过化学机械抛光或通过干法刻蚀而刻蚀(图13)。
[0122]一旦已经执行了这些步骤，以本身已知的传统方式执行用于制造集成电路的其他操作，特别是晶体管的栅极区域的形成以及绝缘区域4的形成。
[0123]关于金属接触9的形成，后者以类似于金属接触的方式形成，金属接触设计用于与晶体管的源极、漏极和栅极区域接触以便于将它们连接至集成电路的互连部分(BE0L:后端工艺线)的金属化层。
[0124]接触9的位置和几何形状限定在“接触”掩模上。
[0125]然而，并非总是可以使用与沟槽20接触甚至穿透进入该沟槽的金属接触。
[0126]实际上，用于相对于有源区域的边缘而形成金属接触所遵循的尺寸约束可以比掌控沟槽20形成的尺寸约束更严厉。
[0127]特别地，尺寸Dl和D2自动地用于计算机化工具中以用于产生“接触”掩模，以用于根据各个有源区域10和沟槽20的位置以及根据相对于多晶硅的相邻区域的距离和/或在更高金属层处金属线条的存在或缺失来确定与这些沟槽接触或穿透其中的接触区域或者多个接触区域9的可能位置、以及接触区域或多个接触区域的几何形状和尺寸。
[0128]无需电路设计者的介入并且以对于他/她完全明晰的方式自动地执行上述项。
[0129]现在将更具体地参照图14至图16以便于示出将本实用新型应用于集成电路的一个应用，集成电路包括存储器装置，其存储库PM如图15中所示包括非易失性存储器单元CEL以及具有掩埋栅极TSL的选择晶体管。
[0130]更具体地，每个存储器单元CEL包括晶体管，具有形成在通过N型半导体层而与P型下置衬底分隔的P型半导体阱区中和P型半导体阱区上的浮置栅极TGF。传统地，每个浮栅晶体管包括例如由多晶硅制成的浮置栅极GF，以及控制栅极CG。
[0131]允许选择单元行的每个选择晶体管TSL是MOS晶体管，其栅极GTSL是掩埋在P型阱区中并且由通常为二氧化硅的栅极氧化物OX与该阱区电隔离的栅极。N型的掩埋层形成选择晶体管TSL的源极区域。应该注意，掩埋栅极GTSL由两个相邻选择晶体管TSL所共用，其两个栅极氧化物OX分别位于该掩埋栅极的两侧边上。
[0132]如本领域传统的以及如图14示意性所示，集成在集成电路Cl中的存储器装置DM除了由存储器单元CL的矩阵所形成的存储库PM之外还包括，特别地包括线解码器和列解码器的控制组块或逻辑。