专利名称：电性通透连接及其形成方法
技术领域：
本发明涉及一种电性通透连接，尤其涉及一种形成于基板贯穿通道(TSV)中的电 性通透连接。
背景技术：
随着电子形成技术的发展，越来越多的电子产品以可移植性、高功能性以及轻薄 短小为其发展目标，但这也表示电子产品所搭配的电子芯片的功能及其所包括的电路装置 将越来越多且越来越复杂而精密。然而在这样微型化的发展趋势下，尽管目前用于超大规 模集成电路(VLSI)形成的微影制程(lithographic process)已经来到了纳米(nano)级 的45nm、32nm的极限或甚至更小。但为了在有限的芯片面积下集成更大量的电子组件而形 成集成电路(Integrated Circuit)，促成了三维的芯片堆栈技术的蓬勃发展。请参照图1，其为现有三维芯片堆栈技术的示意图。在图1中，多片核心芯片101a、 IOlb IOln通过接触11及贯穿连接组件12而彼此电连接。各核心芯片IOlaUOlb IOln可再通过金属连接30而与电路芯片100电连接，以传输或接收控制信号等，而电路芯 片100再通过外部终端103而与其它外部电路电连接。在图1中的多片核心芯片101a、 IOlb IOln是经由接触11而垂直地堆栈，其中接触11是通过贯穿连接组件12而与各核 心芯片IOlaUOlb IOln电连接。以上为现有的三维芯片的堆栈架构，关于现有芯片堆栈 技术的信息可参阅美国专利申请案第US2007/0132085A1号。但令人遗憾的是，现今半导体工艺迈向微型化，前述的堆栈技术会造成以下的缺 失，随着临界尺寸(critical dimension)的缩小，接触11与贯穿连接组件12的尺寸也将 相应的收缩到非常微小的纳米级尺寸。此时，只要各核心芯片IOlaUOlb IOln彼此之间 的对准稍有偏移，或在芯片的形成过程中，贯穿连接组件12的位置稍有误差，或者在堆栈 的过程中，接触11的位置稍有错位等等状况，都将使得接触11无法准确地与贯穿连接组件 12电连接，导致堆栈后的三维芯片无法正常工作而成为瑕疵品。因此，申请人鉴于已知技术中所产生的缺失，经过悉心试验与研究，并一本锲而不 舍的精神，终构思出本案“电性通透连接及其形成方法”，能够克服上述缺点，以下为本案的 简要说明。
发明内容
鉴于已知技术中存在的缺失，本发明经过在半导体装置，如晶圆(wafer)、芯片 (chip)或晶粒(die)中形成多个上窄下宽的瓶状(bottle)的基板贯穿通道(through substrate via, TSV)结构，并在TSV中填入导电材料而形成电性通透连接(conductive through connection)。以芯片为例，当拟堆栈多片芯片时，各芯片之间即可通过形成于TSV 中的电性通透连接而彼此电连接以相互传递电子信号，由于本发明的电性通透连接其一端 的宽度或直径小于另一端的宽度或直径，因此各芯片在堆栈时可容忍较大的对准误差，从 而能够克服微型芯片在堆栈时需精密对准或难以精确对准的问题，特别是可克服纳米级芯片在堆栈时的精确对准的问题。值得注意的是，本发明提出的电性通透连接还可穿过焊垫 (bond pad)而设置。根据本发明的第一构想，提出一种形成电性通透连接的方法，用于在一半导体装 置上形成一电性通透连接，该半导体装置具有一组件层、一介电层及一金属层，其中该介电 层位于该组件层上及该金属层位于该介电层上，该方法包括步骤(a)于该半导体装置上 形成一第一沟槽，该第一沟槽自该金属层延伸入该组件层；(b)在该第一沟槽的下方形成 与该第一沟槽相连通的一第二沟槽，其中该第二沟槽的宽度或直径大于该第一沟槽的宽度 或直径；(c)在位于该组件层中的该第一沟槽及该第二沟槽的侧壁上形成一第二介电层； (d)填充一导电材料于该第一沟槽及该第二沟槽中；以及(e)去除该组件层的一部份以露 出该导电材料。较佳地，本发明所提供形成电性通透连接的方法，其中该步骤(a)和该步骤(b)之 间还包括下列步骤(al)于该第一沟槽的侧壁上形成一保护层。较佳地，本发明所提供形成电性通透连接的方法，其中该步骤(b)和该步骤(C)之 间还包括下列步骤(bl)去除该保护层。较佳地，本发明所提供形成电性通透连接的方法，其中该步骤(C)和该步骤(d)之 间还包括下列步骤(Cl)形成一晶种层于该第一沟槽及该第二介电层上。较佳地，本发明所提供形成电性通透连接的方法，其中该第二沟槽通过该保护层 蚀刻该第一沟槽的下方而形成。较佳地，本发明所提供形成电性通透连接的方法，其中该第一沟槽通过一非等向 性蚀刻而形成。较佳地，本发明所提供形成电性通透连接的方法，其中该第二沟槽通过一等向性 蚀刻而形成。较佳地，本发明所提供形成电性通透连接的方法，其中该组件层的该部份通过一 化学机械平坦化(CMP)制程而去除。较佳地，本发明所提供形成电性通透连接的方法，其中该导电材料通过一物理气 相沉积(PVD)制程或一化学气相沉积(CVD)制程而填充于该第一沟槽及该第二沟槽。较佳地，本发明所提供形成电性通透连接的方法，其中该导电材料为一钨(W)金 属、一多晶硅(poly-silicon)或一铜(Cu)金属材料。较佳地，本发明所提供形成电性通透连接的方法，其中该保护层为一氧化铝 (A1203)或一绝缘介电层(Si02、Si3N4或Si02/Si3N4的复合层)。较佳地，本发明所提供形成电性通透连接的方法，其中该晶种层(seedlayer)为 一氮化钽(TaN)层或一氮化钛(TiN)层。较佳地，本发明所提供形成电性通透连接的方法，其中该半导体装置为一晶圆、一 芯片或一晶粒。较佳地，本发明所提供形成电性通透连接的方法，其中该半导体装置中集成有一 逻辑电路、一记忆电路或一模拟电路。较佳地，本发明所提供形成电性通透连接的方法，其中该金属层为一焊垫或一金 属线路。根据本发明的第二构想，提出一种形成电性通透连接的方法，用于在一半导体装
5置上形成一电性通透连接，该半导体装置具有一本体层以及一金属层，其中该金属层位于 该本体层上，该方法包括步骤(a)贯穿该半导体装置以及该金属层而形成一通道，该通道 的一端的宽度或直径大于另一端的宽度或直径；(b)于位于该本体层中的该通道的侧壁上 形成一第二介电层；以及(c)于该通道中填入一导电材料而于该通道中形成一电性通透连 接。根据本发明的第三构想，提出一种电性通透连接，其设置于一半导体装置上，该半 导体装置具有一本体层以及一金属层，其中该金属层位于该本体层上，其包括一导电本 体，贯穿该金属层以及该本体层，该导电本体的一端的宽度或直径大于另一端的宽度或直 径。根据本发明的第四构想，提出一种半导体装置，其具有一本体层以及一金属层，其 中该金属层位于该本体层上，其包括一电性通透连接，贯穿该金属层以及该本体层，该电 性通透连接的一端的宽度或直径大于另一端的宽度或直径。较佳地，本发明所提供的半导体装置为一晶圆、一芯片或一晶粒。
图1为现有三维芯片堆栈技术的示意图；图2(a) (1)分别为本发明的电性通透连接的形成方法的第一实施例的示意 图；图3(a) (d)分别为本发明的电性通透连接的形成方法的第二实施例的示意 图；图4(a) (f)分别为本发明的电性通透连接的形成方法的第三实施例的示意 图；图5(a) (g)分别为本发明的电性通透连接的形成方法的第四实施例的示意 图；图6为本发明的电性通透连接的形成方法的实施流程图；图7为设有本发明电性通透连接的芯片其堆栈架构的第五实施例示意图；以及图8为设有本发明电性通透连接的芯片其堆栈架构的第六实施例示意图。
具体实施例方式本案将可由以下的实施例说明而得到充分了解，使得熟习本技艺的人士可以据以 完成，然本案的实施并非可由下列实施案例而被限制其实施型态。其中相同的标号始终代 表相同的组件。以下利用图2(a) (j)来说明本发明的电性通透连接的形成方法的第一实施例。首先请参照图2(a)，首先提供半导体装置，此半导体装置可为晶圆、芯片或晶粒， 于此实施例中以晶圆20为例作为半导体装置，且此晶圆20可为各种逻辑芯片、各种记忆芯 片或各种模拟芯片，例如Flash芯片或DRAM芯片等。晶圆20上包括了组件层21、介电层 22及金属层23，其排列顺序由下至上依序为组件层21、介电层22及金属层23，而组件层21 以及介电层22则构成了本体层，其中组件层21的材料主要为半导体材料如硅，其中集成有 集成电路，包括了各种主被动组件、记忆或逻辑胞元(cell)、胞元数组(array)、多重内联机结构等各种组成集成电路所需的电子组件；而金属层23为设置于晶圆20表面的焊垫，或 是其他设置在晶圆表面用于电性连接的金属线路。组件层21与金属层23之间设有介电层 22，而组件层21与介电层22构成了本体层。接着请参照图2 (b)，在金属层23上覆盖一层光罩层24，光罩层24可为正、负光阻 或其他半导体制程上常用的光阻材料，或为事先预制的硬式光罩，如图所示，光罩层24上 具有多个沟槽图案25。请继续参照图2 (c)，将光罩层24上的沟槽图案25转移(图案化)到光罩层24 上，于此实施例中是以非等向性蚀刻的方式去除未受到光罩层24所覆盖的金属层23、介电 层22及组件层21，而在晶圆20上形成第一沟槽26，如图所示，第一沟槽26延伸入组件层 21但尚未贯穿组件层21或晶圆20干蚀刻。待蚀刻完毕后，去除覆盖于金属层23上的光罩 层24，如图2(d)所示。请继续参阅图2 (e)，在第一沟槽26的侧壁上形成保护层27，于此实施例中可采用 如原子层沉积(ALD)法或化学气相沉积(CVD)制程在第一沟槽26的侧壁上沉积一层氧化 铝(Al2O3)或绝缘介电层，如氧化硅(SiO2)、氮化硅(Si3N4)或氧化硅与氮化硅(Si02/Si3N4) 的复合层，以作为保护层27。请继续参阅图2(f)，以湿蚀刻或化学干蚀刻向下去除第一沟 槽26底部处未受到保护层27覆盖的组件层21，以在第一沟槽26的底部下方形成第二沟槽 28。请继续参阅图2(g)，再以等向性蚀刻去除第二沟槽28侧壁及底部处的组件层21以扩 大第二沟槽28，使得第二沟槽28的宽度或直径大于第一沟槽26的宽度或直径。此处，第一 沟槽26或第二沟槽28较佳可为矩形或是圆形，然本案第一沟槽26或第二沟槽28并非因 此而被限制其实施型态，本实施例中所附的附图，所显示者仅为圆形的图式。请继续参阅图2 (h)，当第二沟槽28形成之后，去除第一沟槽26的侧壁上的保护层 27，而形成如图所示的通道29，但目前此通道29尚未贯穿晶圆20，此通道29主要包括了第 一沟槽26及第二沟槽28两个部分，至此已在晶圆20上形成了一个上窄下宽，有如瓶状的 通道29。值得注意的是，上述第一沟槽26、第二沟槽28或通道29的形成，非仅限于以上所 述的方法，其他半导体产业常用的沟槽或通道形成方法均可应用至本发明中用以形成瓶状 的通道29。 请继续参阅图2 (i)，接着在位于组件层21中的第一沟槽26及第二沟槽28的表面 上形成第二介电层210，于此实施例中可采用如物理气相沉积(PVD)或CVD制程、ALD制程 或其他沉积制程，在位于组件层21中的第一沟槽26及第二沟槽28的表面上沉积一层氧化 物或其他介电材料以作为第二介电层210。请继续参阅图2(j)，接着在包括第一沟槽26及第二沟槽28的通道29中填 入导电材料211，于此实施例中可选择以PVD或CVD制程，将诸如钨(W)金属或多晶硅 (poly-silicon)等材料一次地或分多次地填充于通道29中，基本上所填入的导电材料211 非仅限于以上所述的材料，随着半导体制程的不断改进，适用的导电材料211亦将随着制 程的改进而不断的改变，其他在现有制程或未来制程当中可适用的导电材料均可被本发明 所使用而填入通道29当中。请继续参阅图2 (k)，接着将晶圆20的背面(back side) B以化学机械平坦化(CMP) 制程或其他研磨制程，去除部份组件层21上的硅材料或硅基板，直到至少使第二沟槽28中 的导电材料211露出为止。如图所示，至此通道29已贯穿晶圆20而成为TSV，而填充于通
7道29中的导电材料211则形成了本发明所提出的电性通透连接。请继续参阅图2(1)，接着 继续对金属层23进行曝光与显影，以形成焊垫213，如图所示。值得注意的是，在上述的第一实施例中，也可以选择直接对第一沟槽26进行深蚀 刻，形成一个深度略相等于上述第一沟槽26以及第二沟槽28的总深度的沟槽，然后在位于 金属层23以及介电层22中的第一沟槽26的侧壁上形成保护层27，然后再以等向性蚀刻扩 大第一沟槽26下半部未受到保护层27所覆盖的沟槽而形成第二沟槽28。以下利用图3(a) (C)来说明本发明的电性通透连接的形成方法的第二实施例。请参阅图3 (a)，接续图2⑴的步骤，由于填入通道29中的导电材料211并非仅限 于钨金属或多晶硅等材料，还可填入如铜(Cu)材料，但须先在第一沟槽26以及第二介电层 210的表面上形成铜的晶种层(seedlayer)212。如图所示，先在通道29的侧壁沉积晶种层 212，于此实施例中是选择以氮化钽(TaN)或氮化钛(TiN)作为晶种层212而沉积在通道29 的表面。请继续参阅图3 (b)，接着选择以PVD、CVD制程或电镀的方式，一次或分多次地将导 电材料211也就是铜填充于通道29中的晶种层212上，而在通道29中形成由铜所填充的 电性通透连接。请继续参阅图3(c)，接着将晶圆20的背面B以CMP或其他研磨制程，去除 部份组件层21上的硅材料或硅基板，直至第二沟槽28中的导电材料211露出为止，如图所 示，至此通道29已贯穿晶圆20而成为TSV，而填充于通道29中的导电材料211则形成了本 发明所提出的电性通透连接。请继续参阅图3(d)，接着继续对金属层23进行曝光与显影， 以形成焊垫213，如图所示。以下利用图4(a) (d)来说明本发明的电性通透连接的形成方法的第三实施例。请参阅图4 (a)，接续图2 (h)的步骤，在第一沟槽26及第二沟槽28的表面，形成第 二介电层210，于此实施例中可采用如PVD、CVD制程、ALD制程或其他沉积制程，如图所示， 在位于组件层21中的第一沟槽26及第二沟槽28的表面上沉积一层氧化物或其他介电材 料以作为第二介电层210。值得注意的是，图4(a)中所揭示的第二介电层210是覆盖于第 一沟槽26中的所有侧壁，但在图2(i)中的第二介电层210，是覆盖位于组件层21中的第一 沟槽26及第二沟槽28的表面。请继续参阅图4(b)，于通道29中填入钨金属或多晶硅等导电材料211，于此实施 例中选择以PVD或CVD制程，将诸如钨金属或多晶硅等材料一次或分多次地填充于通道29中。请继续参阅图4(c)，但由于导电材料211与金属层23之间隔有一层第二介电层 210，因此导电材料211与金属层23之间无法电连接，因此须以回蚀的方式除去金属层23 中的导电材料211与第二介电层210而形成凹槽42，如图所示，于此实施例中的回蚀可采用 非等向性蚀刻。请继续参阅图4(d)，接者在凹槽42中重新回填金属，以使得导电材料211 可与金属层23之间电连接，于此实施例中的回填可采用PVD或CVD制程或其他沉积制程， 将钨金属或铝铜(Al-Cu)沉积在凹槽42中而形成回填41，导电材料211可与金属层23之 间可通过回填41而电连接。请继续参阅图4(e)，接着将晶圆20的背面B以CMP或其他研磨制程，去除部份组 件层21上的硅材料或硅基板，直至通道29中的导电材料211露出为止，如图所示，至此通 道29已贯穿晶圆20而成为TSV，而填充于通道29中的导电材料211则形成了本发明所提 出的电性通透连接。请继续参阅图4 (f)，接着继续对金属层23进行曝光、显影与蚀刻，以形成焊垫213，如图所示。以下利用图5(a) (f)来说明本发明的电性通透连接的形成方法的第四实施例。请参阅图5 (a)，接续图2 (h)的步骤，在第一沟槽26及第二沟槽28的表面，形成第 二介电层210，于此实施例中可采用如PVD、CVD制程、ALD制程或其他沉积制程，如图所示， 在位于组件层21中的第一沟槽26及第二沟槽28的表面上沉积一层氧化物或其他介电材 料以作为第二介电层210。请继续参阅图5(b)，由于填入通道29中的导电材料211并非仅限于钨金属或多晶 硅等材料，还可填入如铜材料，但须先在通道29的表面上形成铜的晶种层212，如图所示， 先在第二介电层210的表面上沉积晶种层212，于此实施例中是选择以氮化钽或氮化钛作 为晶种层212而沉积在通道29的表面。请继续参阅图5(c)，接着选择以PVD、CVD制程或电镀的方式，一次或分多次地将 导电材料211也就是铜填充于通道29中的晶种层212上，如图所示。请继续参阅图5(d)，但由于导电材料211与金属层23之间隔有一层第二介电层 210，因此导电材料211与金属层23之间无法电连接，因此须以回蚀的方式除去金属层23 中的导电材料211与第二介电层210而形成凹槽52如图所示，于此实施例中的回蚀可采用 非等向性蚀刻。请继续参阅图5(e)，接者在凹槽52中重新回填金属，以使得导电材料211可与金 属层23之间电连接，于此实施例中的回填可采用PVD或CVD制程或其他沉积制程，将钨金 属或铝铜沉积在凹槽42中而形成回填51，导电材料211与金属层23之间可通过回填51而 电连接。请继续参阅图5(f)，接着将晶圆20的背面B以CMP或其他研磨制程，去除部份组 件层21上的硅材料或硅基板，直至通道29中的导电材料211露出为止，如图所示，至此通 道29已贯穿晶圆20而成为TSV，而填充于通道29中的导电材料211则形成了本发明所提 出的电性通透连接。请继续参阅图5(g)，接着继续对金属层23进行曝光、显影与蚀刻以形 成焊垫213，如图所示。以上本发明提出的电性通透连接的形成方法，其具体实施流程图请参阅图6。图6 中包括了步骤(51)于半导体装置上形成第一沟槽，第一沟槽自金属层延伸入组件层；(52) 在第一沟槽的下方形成第二沟槽，其中第二沟槽的宽度或直径大于第一沟槽的宽度或直 径；(53)在位于组件层中的第一沟槽及第二沟槽的侧壁上形成第二介电层；(54)填充导电 材料于第一沟槽及第二沟槽中；以及(55)自半导体装置的背面去除组件层的一部份以露 出导电材料。实施以上所述的方法即可在晶圆、芯片或晶粒等的半导体装置中形成一个电性通 透连接的结构，此电性通透连接直接贯穿半导体装置，且其一端的宽度或直径大于另一端 的宽度或直径，其外观约略近似瓶状，这个电性通透连接的结构可用来堆栈半导体装置而 组成三维堆栈式半导体装置。以第一实施例中所形成的形成电性通透连接结构为例来说明如何利用本发明的 电性通透连接来进行半导体装置的堆栈。以下以图7来说明设置有本发明电性通透连接的半导体装置其堆栈架构的第五 实施例。请参阅图7，图7中的多个晶圆20分别具有正面(front side)F与背面B，电性通
9透连接211贯穿各晶圆20上的正面F与背面B，电性通透连接211在正面F上露出的部分为 支撑端211F而在背面B上露出的部分为接触端211B，以各晶圆20上的电性通透连接211为 基准将多个晶圆20彼此对齐，再以金属黏着剂(metal glue) 71将电性通透连接的支撑端 2IlF与接触端2IlB黏着，再于晶圆20与晶圆20之间形成填充层(interposer layer) 72, 如此即完成三维芯片的堆栈。以下以图8来说明设置有本发明电性通透连接的半导体装置其堆栈架构的第六 实施例。请参阅图8，图8中的多个晶圆20分别具有正面F与背面B，以每一晶圆20上的 电性通透连接211为基准将多个晶圆20彼此对齐，再以背对面(back to front)的架构将 多个晶圆20彼此垂直堆栈，在每一晶圆20的中间设置接触81，其可为锡球(Sn ball)或其 他电导体，在本案的第三以及四实施例中，回填41以及51可为铝铜，铝铜可与锡之间产生 非常好的接合效果，以金属黏着剂71将电性通透连接的支撑端211F与接触端211B与锡球 黏着，再于晶圆20与晶圆20之间形成填充层72，如此即可完成三维芯片的堆栈。上述的堆 栈架构可以视芯片设计的需要而重复地将多个芯片垂直堆栈，而形成一个堆栈式半导体芯 片。经由图7及图8对芯片堆栈架构的说明中可发现，本发明经过形成具有瓶颈 (bottle neck)状或瓶状的硅穿孔通道29，同时在硅穿孔通道29中填入导电材料而形成电 性通透连接211，通常硅穿孔通道29的深度约介于5 10 μ m之间，其宽度或直径约小于 0. 5 μ m，当晶圆20采用背对面的架构堆栈时，由于位于面的电性通透连接其支撑端211F的 宽度或直径小于位于背的电性通透连接的接触端211B的宽度或直径，因此当芯片堆栈时 可容忍较大的对准误差，也就是晶圆20彼此间可能的对准误差可以被电性通透连接的接 触端211B所吸收，从而可克服微型芯片在堆栈时难以精确对准的问题，特别是可克服纳米 级芯片在堆栈时难以精确对准的问题。值得注意的是，本发明的实施亦可应用至晶圆或晶 粒的堆栈，本实施例中采用芯片为例说明，但本发明的实施非仅限于芯片的堆栈。值得注意的是，以上所述的堆栈架构并非仅限于晶圆20对晶圆20的堆栈，还包括 了晶圆对芯片、晶圆对晶粒、芯片对芯片、芯片对晶粒以及晶粒对晶粒等的堆栈，且以上所 述的堆栈架构也不限于两层，可为多层堆栈，也就是上述的堆栈架构可为选自多个晶圆、多 个芯片、多个晶粒或其组合的堆栈。再者在半导体装置上布设本发明的电性通透连接时，以芯片为例，其可布设在芯 片上的适当处，数量不限，或亦可选择使TSV通过位于芯片表面的焊垫而贯穿芯片，然后再 于TSV中形成电性通透连接，此电性通透连接再与焊垫电连接，芯片上通常会设有多个焊 垫，但实施时并不需要在每个焊垫下方都设置一个电性通透连接，工程师可依实际状况或 视芯片堆栈的方式来决定每一芯片上电性通透连接设置的数量。总结而言，本案实为一难得一见，值得珍惜的难得发明，但以上所述者，仅为本发 明的最佳实施例而已，当不能用以限定本发明所实施的范围。即大凡依本发明申请专利范 围所作的均等变化与修饰，皆应仍属于本发明专利涵盖的范围内，谨请贵审查委员明鉴，并 祈惠准，是所至祷。
权利要求
一种形成电性通透连接的方法，特征在于该方法用在一半导体装置上形成一电性通透连接，该半导体装置具有一组件层、一介电层及一金属层，该介电层位于该组件层上及该金属层位于该介电层上，该方法包括步骤(a)于该半导体装置上形成一第一沟槽，该第一沟槽自该金属层延伸入该组件层；(b)在该第一沟槽的下方形成与该第一沟槽相连通的一第二沟槽，其中该第二沟槽的宽度或直径大于该第一沟槽的宽度或直径；(c)在位于该组件层中的该第一沟槽及该第二沟槽的侧壁上形成一第二介电层；(d)填充一导电材料于该第一沟槽及该第二沟槽中；以及(e)去除该组件层的一部份以露出该导电材料。
2.根据权利要求1所述形成电性通透连接的方法，其特征在于该步骤(a)和该步骤(b)之间还包括下列步骤(al)于该第一沟槽的侧壁上形成一保护层。
3.根据权利要求2所述形成电性通透连接的方法，其特征在于该步骤(b)和该步骤(c)之间还包括下列步骤 (bl)去除该保护层。
4.根据权利要求1所述形成电性通透连接的方法，其特征在于该步骤(c)和该步骤(d)之间还包括下列步骤(cl)形成一晶种层于该第一沟槽及该第二介电层上。
5.根据权利要求2所述形成电性通透连接的方法，其特征在于该第二沟槽通过该保护 层蚀刻该第一沟槽的下方而形成。
6.根据权利要求1、2、4或5所述形成电性通透连接的方法，其特征在于该第一沟槽通 过一非等向性蚀刻而形成。
7.根据权利要求1或5所述形成电性通透连接的方法，其特征在于该第二沟槽通过一 等向性蚀刻而形成。
8.根据权利要求1所述形成电性通透连接的方法，其特征在于该组件层的该部份通过 一化学机械平坦化制程而去除。
9.根据权利要求1所述形成电性通透连接的方法，其特征在于该导电材料通过一物理 气相沉积制程或一化学气相沉积制程而填充于该第一沟槽及该第二沟槽。
10.根据权利要求1或9所述形成电性通透连接的方法，其特征在于该导电材料为一钨 金属、一多晶硅或一铜金属材料。
11.根据权利要求2或3所述形成电性通透连接的方法，其特征在于该保护层为一氧化 铝层或一绝缘介电层。
12.根据权利要求4所述形成电性通透连接的方法，其特征在于该晶种层为一氮化钽 层或一氮化钛层。
13.根据权利要求1所述形成电性通透连接的方法，其特征在于该半导体装置为一晶 圆、一芯片或一晶粒。
14.根据权利要求1所述形成电性通透连接的方法，其特征在于该半导体装置中集成 有一逻辑电路、一记忆电路或一模拟电路。
15.根据权利要求1所述形成电性通透连接的方法，其特征在于该金属层为一焊垫或一金属线路。
16.一种形成电性通透连接的方法，特征在于该方法用在一半导体装置上形成一电性 通透连接，该半导体装置具有一本体层以及一金属层，该金属层位于该本体层上，该方法包 括步骤(a)贯穿该半导体装置以及该金属层而形成一通道，该通道的一端的宽度或直径大于 另一端的宽度或直径；(b)于位于该本体层中的该通道的侧壁上形成一第二介电层；以及(c)于该通道中填入一导电材料而于该通道中形成一电性通透连接。
17.—种电性通透连接，其设置于一半导体装置上，该半导体装置具有一本体层以及一 金属层，其特征在于该金属层位于该本体层上，其包括一导电本体，贯穿该金属层以及该本体层，该导电本体的一端的宽度或直径大于另一 端的宽度或直径。
18.一种半导体装置，其具有一本体层以及一金属层，其特征在于该金属层位于该本体 层上，其包括一电性通透连接，贯穿该金属层以及该本体层，该电性通透连接的一端的宽度或直径 大于另一端的宽度或直径。
19.根据权利要求18所述的半导体装置为一晶圆、一芯片或一晶粒。全文摘要
本发明公开了一种电性通透连接及其形成方法，该电性通透连接设置于一半导体装置上，该半导体装置具有一本体层以及一金属层，其中该金属层位于该本体层上，其包括一导电本体其贯穿该金属层以及该本体层，该导电本体的一端的形状可为矩形或是圆形，且其宽度或直径大于另一端的宽度或直径。
文档编号H01L21/768GK101882598SQ20091013765
公开日2010年11月10日 申请日期2009年5月4日 优先权日2009年5月4日
发明者林瑄智 申请人:南亚科技股份有限公司