专利名称：：一种基于神经mos管的多值计数器单元及多位多值计数器的制作方法
技术领域：
：本发明涉及一种多值计数器，尤其是涉及一种基于神经MOS管的多值计数器单元及多位多值计数器。
背景技术：
：目前，集成电路几乎以超越Moore规律的速度发展着，在一块芯片上所能集成的电路规模越来越大，且速度也越来越快。由此导致集成电路的功耗越来越大，巨大的功耗不仅使各种便携式设备遇到电源方面的困难，而且芯片的过热亦导致它们易于工作失效与寿命縮短。另一方面由于半导体工艺技术的进步，门电路等占用的面积急剧下降，相反在超大规模集成电路(VLSI)的基片中，有70%以上的硅片面积用于布线。由此限制了电路的集成度、提高了集成电路的生产成本，而且由于线路间的电磁效应，必将导致电路性能降低，甚至产生意想不到的错误。多值逻辑电路能增加单线携带信息的能力，提高数字电路的信息密度，而且可以减少VLSI引线数，降低电路间接线连接的复杂度和成本，提高电路的可靠性。但现有的多值电路都是由二值元器件组成，由于二值元器件只是一个二值开关，因此随着基数的增大其电路结构将变得越来越复杂，阻碍了多值逻辑电路发展的进程。在数字集成电路中计数器应用十分广泛，多值计数器是构成多值数字系统最为重要的器件之一。常用的如四值计数器，它的设计与二值计数器的设计不完全相同，需要解决以下两个问题1)要解决一位四值计数器的四值输出；2)要解决四值计数器低位向高位的进位。传统的四值计数器大都采用四值D触发器和四值门电路来实现，而这些四值元器件结构复杂、设计烦琐，从而导致计数器成本高、功耗大，不利于提高电路的集成度。新近出现的神经MOS管不仅具有多输入栅加权信号控制及浮栅上的电容耦合效应等特性，而且具有将数据保存在浮栅上等功能。神经MOS管是基于晶体管功能度的提高，尤其是智能化的概念提出来的。它是一种带有多输入栅的新型晶体管元件，可以对多输入栅电压进行加权求和，并且以这个加权和来控制晶体管导通和截止，不仅模仿了生物神经元的多输入结构，而且模拟了生物神经元的功能，因此被称为"神经M0S管"，亦称为"vM0S管"。神经nMOS管的基本结构及其在电路设计中的表示符号分别如图1(a)和图1(b)所示。从图中可以发现，从结构上来讲除了浮栅和多输入控制栅外，神经MOS晶体管和常规MOS晶体管是很相似的，然而正是浮栅和多输入控制栅改变了它的特性。晶体管的导通与截止不是仅由单个输入信号来控制，而是由各个输入信号的加权和来共同决定。由于神经MOS晶体管工作原理上的优势，使得此器件与普通MOS管相比在电路应用方面具有很大潜能。根据神经MOS管的特点，人们将一个神经nMOS管和一个神经pMOS管组成了两个互补的基本单元电路，如图2(a)和图2(b)所示。图2(a)为神经MOS反相器，它的结构和普通CMOS反相器十分相似，不同之处在于神经MOS管的导通与截止由多个输入栅共同决定当输入信号的加权和大于浮栅阈值电压时，神经nMOS管导通，神经pMOS管截止，输出为低电平；当加权和小于浮栅阈值电压时，神经pM0S管导通，神经nM0S管截止，输出为高电平。图2(b)为神经MOS源极跟随器，图2(b)中的神经pMOS管一直处于截止状态，也就是神经nMOS管的源极端始终接了一个阻值无穷的电阻，这个"电阻"远大于nMOS管导通时的电阻值，因此输出电压V。UT"Vren-Vtn。如果使阈值电压Vtn足够小，则V。UT"Vren，输出电压就近似于浮栅电压Vren。
发明内容本发明所要解决的技术问题是提供成本低、功耗小，有利于提高电路的集成度的基于神经MOS管的多值计数器单元及多位多值计数器。本发明解决上述技术问题所采用的技术方案为一种基于神经MOS管的多值计数器单元，包括一个神经MOS源极跟随器和至少一个连接在所述的神经MOS源极跟随器的输入控制栅上的单元触发电路，所述的单元触发电路包括第一二值D触发器、第二二值D触发器、与门和或门，所述的第一二值D触发器的第二输入端和所述的第二二值D触发器的第二输入端并接于时钟信号输入端，所述的第一二值D触发器的第一输入端与所述的第二二值D触发器的第二输出端连接，所述的第二二值D触发器的第一输入端和所述的第一二值D触发器的第一输出端并接于所述的或门的第一输入端，所述的第一二值D触发器的第二输出端和所述的与门的第一输入端连接，所述的第二二值D触发器的第一输出端分别与所述的与门的第二输入端和所述的或门的第二输入端连接，所述的第二二值D触发器的第一输出端、所述的与门的输出端和所述的或门的输出端分别与所述的神经MOS源极跟随器的不同的输入控制栅连接。—种基于神经MOS管的多位多值计数器，包括多个相互串接的多值计数器单元，下一级的多值计数器单元的时钟输入端通过一个辅助与门与上一级的多值计数器单元连接，所述的多值计数器单元包括一个神经MOS源极跟随器和至少一个连接在所述的神经MOS源极跟随器的输入控制栅上的单元触发电路，所述的单元触发电路包括第一二值D触发器、第二二值D触发器、与门和或门，所述的第一二值D触发器的第二输入端和所述的第二二值D触发器的第二输入端并接于时钟信号输入端，所述的第一二值D触发器的第一输入端与所述的第二二值D触发器的第二输出端连接，所述的第二二值D触发器的第一输入端和所述的第一二值D触发器的第一输出端并接于所述的或门的第一输入端，所述的第一二值D触发器的第二输出端和所述的与门的第一输入端连接，所述的第二二值D触发器的第一输出端分别与所述的与门的第二输入端和所述的或门的第二输入端连接，所述的第二二值D触发器的第一输出端、所述的与门的输出端和所述的或门的输出端分别与所述的神经MOS源极跟随器的不同的输入控制栅连接，下一级的多值计数器单元的时钟输入端与所述的辅助与门的输出端连接，上一级的多值计数器单元的第一二值D触发器的第二输出端和第二二值D触发器的第一输出端分别与所述的辅助与门的第一输入端和所述的辅助与门的第二输入端连接。与现有技术相比，本发明的优点在于本发明的多值计数器单元，利用神经MOS管来取代多值逻辑中复杂的阈值操作，实现真正意义上的多值逻辑，只要增加由二值D触发器构成的单元触发电路的数量并与源极跟随器的空闲的输入控制栅连接就可以实现不同基数的多值计数器。与传统的多值计数器相比，可以大大节省元器件的数量，降低电路设计的成本和功耗。本发明在多值计数器单元的基础上采用异步进位的方式实现多位多值计数器，用PSPICE模拟验证所设计的电路具有正确的逻辑功能。图la为神经nM0S管的基本结构示意图；图lb为神经nMOS管在电路设计中的符号示意图；图2a为由神经nMOS管和神经pMOS管组成的反相器的符号示意图；图2b为由神经nMOS管和神经pMOS管组成的源极跟随器的符号示意图；图3本发明实施例一的结构示意图；图4本发明实施例二的结构示意图；图5本发明实施例二的二位四值计数器的模拟波形。具体实施例方式以下结合附图实施例对本发明作进一步详细描述。实施例一一种基于神经MOS管的多值计数器单元，包括一个神经MOS源极跟随器1和一个连接在神经MOS源极跟随器的输入控制栅上的单元触发电路，单元触发电路包括第一二值D触发器2、第二二值D触发器3、与门4和或门5，第一二值D触发器2的第二输入端C。和第二二值D触发器3的第二输入端Q并接于时钟信号输入端CP，第一二值D触发器2的第一输入端D。与第二二值D触发器3的第二输出端连接，第二二值D触发器3的第一输入端D工和第一二值D触发器2的第一输出端Q。并接于或门5的第一输入端，第一二值D触发器2的第二输出端Q。和与门4的第一输入端连接，第二二值D触发器3的第一输出端分别与与门4的第二输入端和或门5的第二输入端连接，第二二值D触发器3的第一输出端Qi、与门4的输出端和或门5的输出端分别与神经MOS源极跟随器1的三个输入控制栅&、X2和X3连接。实施例二一种基于神经MOS管的多位多值计数器，包括两个相互串接的第一多值计数器单元10和第二多值计数器单元20，第二多值计数器单元20的时钟输入端CP2通过一个辅助与门6与第一多值计数器单元10连接，第一多值计数器单元10包括一个神经MOS源极跟随器11和一个连接在神经MOS源极跟随器的输入控制栅上的单元触发电路，单元触发电路包括第一二值D触发器21、第二二值D触发器31、与门41和或门51，第一二值D触发器21的第二输入端CQ1和第二二值D触发器31的第二输入端Cn并接于时钟信号输入端CP1，第一二值D触发器2的第一输入端DQ1与第二二值D触发器31的第二输出端连接，第二二值D触发器31的第一输入端Dn和第一二值D触发器21的第一输出端QQ1并接于或门51的第一输入端，第一二值D触发器21的第二输出端^r和与门41的第一输入端连接，第二二值D触发器31的第一输出端Qu分别与与门41的第二输入端和或门51的第二输入端连接，第二二值D触发器31的第一输出端Qn、与门41的输出端和或门51的输出端分别与神经M0S源极跟随器11的三个输入控制栅Xn、X21和X31连接，第二多值计数器单元20包括一个神经MOS源极跟随器12和一个连接在神经MOS源极跟随器的输入控制栅上的单元触发电路，单元触发电路包括第一二值D触发器22、第二二值D触发器32、一个与门42和一个或门52，第一二值D触发器22的第二输入端C。2和第二二值D触发器32的第二输入端C12并接于时钟信号输入端CP2，第一二值D触发器22的第一输入端D。2与第二二值D触发器32的第二输出端^连接，第二二值D触发器32的第一输入端D12和第一二值D触发器22的第一输出端Q。2并接于或门52的第一输入端，第一二值D触发器22的第二输出端^和与门42的第一输入端连接，第二二值D触发器32的第一输出端Q12分别与与门42的第二输入端和或门52的第二输入端连接，第二二值D触发器32的第一输出端Q12、与门42的输出端和或门52的输出端分别与神经MOS源极跟随器12的三个输入控制栅X『X22和X32连接，第二多值计数器单元20的时钟输入端CP2与辅助与门6的输出端连接，第一多值计数器单元10的第一二值D触发器21的第二输出端和第二二值D触发器的第一输出端Qn分别与辅助与门6的第一输入端和辅助与门6的第二输入端连接。本实施例中的二位四值计数器的输出信号仅仅取决于存储电路的状态，因此是典型的穆尔(Moore)机，其在时钟信号控制下，能依次从一个状态转换为下一个状态。一位四值计数器有四个不同电平值，需要使用四个状态(S。、Sp&、S》来实现相应输出。同时为避免竞争冒险现象，因此将利用格雷码进行编码，其状态转换过程如表1所示。表1一位四值计数器状态转换表<table>tableseeoriginaldocumentpage6</column></row><table>由于穆尔(Moore)型电路的次态Q,Q广和进位输出唯一地取决于电路现态Q,Q。11的值，故可根据表1得到电路次态的卡诺图，并依此可得到电路的状态方程込"+、^n若采用二值D触发器，即可实现S。、S"S2、S3四个状态之间的循环转换。但此时电路输出的仍是二值信号，为实现计数器的四值输出，需解决二值到四值的转换。而神经M0S源极跟随器具有多个输入端口，并能对各输入信号进行加权求和，因此可以利用这个特点实现二值到四值信号的转换。由上文可知，源极跟随器的输出电压近似于浮栅电压，因此n变量vM0S源极跟随器的输出电压为「■*^=^+4+…+C~~若取神经M0S源极跟随器的输入变量数为3，且Q=C2=C3=C，则公式可化简为<formula>formulaseeoriginaldocumentpage7</formula>为实现上述设计的二位二值计数器与三输入神经MOS源极跟随器的连接，还需增加二者之间的转换电路。根据二位二值计数器的状态转换特点和三输入神经MOS源极跟随器加权求和方式，可列出如表2所示的转换电路真值表表2转换电路真值表<table>tableseeoriginaldocumentpage7</column></row><table>表2中QpQ。为二值计数器的输出信号，&、&、&为三输入神经MOS源极跟随器的三个输入信号，其对应电压分别为m故可得出X丄=Q,Q。X2=X3=因此，当Q!Q。=00时，X!=0，V!=0v，X2=0，V20v(逻辑0);当=01时，X丄=1，V丄=Vdd，X2=0，V2=Vdd/3(逻辑1);当=11时，X丄=1，V丄=Vdd，X2=1，V22Vdd/3(逻辑2);当Q!Q。=10时，X!=l，V工=Vdd，X2=1，V2=0v，X30v，X3=vdd，x3:0，V3o，v3=0，V3=i，v30v，V00v，V0Ov，V。Vdd(逻辑3)，从而实现神经M0S源极跟随器的四值输出。由此可得到如图3所示的四值计数器的电路结构。实施例二中的二位四值计数器当低位四值计数器的输出端V。UT由3跳变到0时，向高位进位，并将进位信号Cs作为第二位四值计数器的时钟信号CP2。由表1可得到进位信号Cs=Q^5。据此，得到图5所示的二位四值计数器电路。在PSPICE9.0环境下，采用0.25iimCMOS工艺，对所设计的电路进行模拟。图5给出了二位四值计数器的模拟波形。可以发现输出波形较理想，从而验证了其逻辑功能的正确性。权利要求一种基于神经MOS管的多值计数器单元，其特征在于包括一个神经MOS源极跟随器和至少一个连接在所述的神经MOS源极跟随器的输入控制栅上的单元触发电路，所述的单元触发电路包括第一二值D触发器、第二二值D触发器、与门和或门，所述的第一二值D触发器的第二输入端和所述的第二二值D触发器的第二输入端并接于时钟信号输入端，所述的第一二值D触发器的第一输入端与所述的第二二值D触发器的第二输出端连接，所述的第二二值D触发器的第一输入端和所述的第一二值D触发器的第一输出端并接于所述的或门的第一输入端，所述的第一二值D触发器的第二输出端和所述的与门的第一输入端连接，所述的第二二值D触发器的第一输出端分别与所述的与门的第二输入端和所述的或门的第二输入端连接，所述的第二二值D触发器的第一输出端、所述的与门的输出端和所述的或门的输出端分别与所述的神经MOS源极跟随器的不同的输入控制栅连接。2.—种基于神经MOS管的多位多值计数器，其特征在于包括多个相互串接的多值计数器单元，下一级的多值计数器单元的时钟输入端通过一个辅助与门与上一级的多值计数器单元连接，所述的多值计数器单元包括一个神经MOS源极跟随器和至少一个连接在所述的神经MOS源极跟随器的输入控制栅上的单元触发电路，所述的单元触发电路包括第一二值D触发器、第二二值D触发器、与门和或门，所述的第一二值D触发器的第二输入端和所述的第二二值D触发器的第二输入端并接于时钟信号输入端，所述的第一二值D触发器的第一输入端与所述的第二二值D触发器的第二输出端连接，所述的第二二值D触发器的第一输入端和所述的第一二值D触发器的第一输出端并接于所述的或门的第一输入端，所述的第一二值D触发器的第二输出端和所述的与门的第一输入端连接，所述的第二二值D触发器的第一输出端分别与所述的与门的第二输入端和所述的或门的第二输入端连接，所述的第二二值D触发器的第一输出端、所述的与门的输出端和所述的或门的输出端分别与所述的神经MOS源极跟随器的不同的输入控制栅连接，下一级的多值计数器单元的时钟输入端与所述的辅助与门的输出端连接，上一级的多值计数器单元的第一二值D触发器的第二输出端和第二二值D触发器的第一输出端分别与所述的辅助与门的第一输入端和所述的辅助与门的第二输入端连接。全文摘要本发明公开了一种基于神经MOS管的多值计数器单元，包括一个神经MOS源极跟随器和至少一个连接在神经MOS源极跟随器的输入控制栅上的单元触发电路，单元触发电路包括第一二值D触发器、第二二值D触发器、与门和或门，优点在于利用神经MOS管来取代多值逻辑中复杂的阈值操作，实现真正意义上的多值逻辑，只要增加由二值D触发器构成的单元触发电路的数量并与源极跟随器的空闲的输入控制栅连接就可以实现不同基数的多值计数器，与传统的多值计数器相比，可以大大节省元器件的数量，降低电路设计的成本和功耗，本发明在多值计数器单元的基础上采用异步进位的方式实现多位多值计数器，用PSPICE模拟验证所设计的电路具有正确的逻辑功能。文档编号H01L29/78GK101777139SQ20091015703公开日2010年7月14日申请日期2009年12月30日优先权日2009年12月30日发明者张跃军,汪鹏君申请人:宁波大学