专利名称：外延层和晶体管制作方法
技术领域：
本发明涉及集成电路制造领域，特别是涉及一种外延层和晶体管制作方法。
背景技术：
在传统的技术中，会将应力(stress)引入到金属氧化物晶体管(MOStransistor) 的沟道区域内，以增加载流子迁移率(carrier mobility)，进而提高金属氧化物晶体管 的性能。一般的，对于NMOS晶体管而言，希望在源极至漏极方向的沟道区域产生张应力 (tensile stress)；而对于PMOS晶体管而言，希望在源极至漏极方向的沟道区域产生压应 力(compressive stress)。以PMOS晶体管为例，为了在其沟道区域产生压应力，需要在PMOS晶体管的源极和 漏极区域形成外延层，所述外延层是锗化硅，由于锗化硅比硅具有更大的晶格常数，因此其 膜层内部具有压缩应力，该压缩压力会被转移到水平方向上，以在该PMOS晶体管的沟道内 产生出压应力，进而提高空穴的迁移率。而对于NMOS晶体管而言，则需要在其源极和漏极 区域形成材质为碳化硅的外延层，以提高电子的迁移率。详细的，请参考图IA 1E，其为现有的外延层制作方法的各步骤相应结构的剖面 示意图。参考图1A，首先提供半导体衬底100，所述半导体衬底100可以为硅衬底。半导体 衬底100上形成有栅极结构，半导体衬底100内还形成有浅沟槽隔离区110。所述栅极结构 包括栅极介电层121以及栅极电极122。其中，栅极介电层121的材质是二氧化硅，栅极电 极122的材料是多晶硅，所述多晶硅中也可以掺入杂质离子，以减小栅极结构的电阻率。其中，所述栅极结构是利用传统的沉积、光刻以及刻蚀技术形成、由于在形成栅极 结构的过程中采用了干法刻蚀技术，所述干法刻蚀中的等离子会造成栅极结构表面的晶格 结构被破坏，从而影响形成的半导体器件的性能。为了修复栅极结构表面刻蚀损伤，通常对 所述栅极结构执行快速热氧化(Rapid ThermaIOxidation, RTO)。如图IB所示，所述快速热氧化工艺通过将所述栅极结构的表面暴露于高温的氧 气气氛中，在所述栅极结构的侧壁表面形成第一氧化层131，来达到修复所述栅极结构被破 坏的晶格结构的目的，且所述第一氧化层131还可保护所述栅极结构，确保所述栅极结构 不受后续进行的刻蚀步骤的损伤。然而，所述快速热氧化工艺在修复栅极结构侧壁损伤的 同时，也使得栅极介电层121两侧的半导体衬底100被氧化，生成第二氧化层132。参考图1C，在第一氧化层131的侧壁上形成牺牲间隔层140。参考图1D，干法刻蚀牺牲间隔层140两侧的第二氧化层132和半导体衬底100，在 牺牲间隔层140两侧的半导体衬底100中形成凹陷区150a。由于干法刻蚀各项异性，第一 氧化层131和牺牲间隔层140下方的第二氧化层132未被刻蚀掉，仍保留一部分的剩余第 二氧化层13加。参考图1E，利用选择性外延(selective epitaxial growth, SEG)工艺在凹陷区 150a内形成外延层150，所述外延层150的材质锗化硅或者碳化硅。
以形成锗化硅薄膜为例，常用来执行选择性外延沉积的制程方法是使用二氯硅烷 作为硅源气体，锗烷作为锗源气体，氯化氢作为蚀刻气体，并以氢气或氮气作为载气。所述 选择性外延工艺包括沉积反应和蚀刻反应，所述沉积反应和蚀刻反应以相对不同的反应速 率在半导体衬底100上进行。当半导体衬底100上包括暴露出来的硅表面和其它材料表面 时，会执行选择性含硅薄膜的生长步骤。所述选择性外延工艺的沉积反应在硅表面生长锗 原子和结晶硅，而在其它材料表面生长锗原子和不定型硅或多晶硅。所述蚀刻气体对其它 材料表面生长的锗原子和不定型硅或多晶硅的蚀刻速率会比硅表面的锗原子和结晶硅的 蚀刻速率快的多，因而可完成选择性的外延生长。然而，在实际生产中发现，由于剩余第二氧化层13 的存在，使得在凹陷区150a 内包括两种表面，一种是硅表面。另外一种是二氧化硅表面。因此，在凹陷区150a内，暴露 出来的硅表面会形成锗化硅，而第二氧化层13 表面则是蚀刻反应占主导，无法形成锗化 硅。因此，如图IE所示，形成的外延层150未填满凹陷区150a，也就是说，外延层150的表 面未与半导体衬底100的表面齐平，外延层150未达到目标厚度，通常也将这种现象称为负 载效应(loadingdefect)，负载效应将影响载流子的迁移率，使得晶体管的性能下降。
发明内容
本发明提供一种外延层制作方法，以解决现有技术形成外延层时出现负载效应， 无法形成目标厚度的外延层的问题，提高了晶体管的性能。为解决上述技术问题，本发明提供一种外延层制作方法，包括提供半导体衬底， 所述半导体衬底上形成有栅极结构；在所述半导体衬底和所述栅极结构上形成隔离层；在 所述隔离层的侧壁上形成牺牲间隔层；在所述牺牲间隔层两侧的半导体衬底中形成凹陷 区；利用选择性外延工艺在所述凹陷区内形成外延层。可选的，所述隔离层的厚度为20 100A，所述隔离层的材质为二氧化硅，所述隔 离层是通过化学气相沉积的方式形成的。可选的，所述栅极结构包括栅极介电层以及形成于所述栅极介电层上的栅极电 极，所述栅极介电层的材质是二氧化硅，所述栅极导电层的材质是多晶硅。可选的，所述牺牲间隔层的材质是氮化硅。可选的，所述外延层的材质是锗化硅或碳化硅。可选的，利用选择性外延工艺在所述凹陷区内形成外延层之后，该外延层制作方 法还包括去除所述牺牲间隔层和所述隔离层。可选的，去除所述隔离层之后，该外延层制作方法还包括对所述栅极结构执行炉 管热氧化或快速热氧化工艺。本发明还提供一种晶体管制作方法，包括提供半导体衬底，所述半导体衬底上形 成有栅极结构；在所述半导体衬底和所述栅极结构上形成隔离层；在所述隔离层的侧壁上 形成牺牲间隔层；在所述牺牲间隔层两侧的半导体衬底中形成凹陷区；利用选择性外延工 艺在所述凹陷区内形成外延层；去除所述牺牲间隔层和所述隔离层；对所述栅极结构执行 炉管热氧化或快速热氧化工艺；在所述栅极结构侧壁形成侧壁层；以所述栅极结构和所述 侧壁层为掩膜，进行离子注入工艺，以在所述侧壁层两侧的半导体衬底中形成源极和漏极。可选的，所述隔离层的厚度为20~100人，所述隔离层的材质为二氧化娃，所述隔离层是通过化学气相沉积的方式形成的。可选的，所述栅极结构包括栅极介电层以及形成于所述栅极介电层上的栅极电 极，所述栅极介电层的材质是二氧化硅，所述栅极导电层的材质是多晶硅。可选的，所述牺牲间隔层的材质是氮化硅。可选的，所述外延层的材质是锗化硅或碳化硅。与现有技术相比，本发明提供的外延层制作方法具有以下优点所述外延层制作方法在半导体衬底和栅极结构上形成隔离层，所述隔离层可保护 所述栅极结构，确保所述栅极结构不受后续进行的刻蚀步骤的损伤，且所述外延层制作方 法在利用选择性外延工艺在凹陷区内形成外延层之前，不对栅极结构执行炉管热氧化或快 速热氧化工艺，避免栅极结构两侧的半导体衬底被氧化，确保利用选择性外延工艺形成的 外延层填满凹陷区，可形成具有目标厚度的外延层，减少出现负载效应，提高了晶体管的性 能。
图IA至图IE为现有的外延层制作方法的各步骤相应结构的剖面示意图；图2为本发明实施例所提供的外延层制作方法的流程图；图3A至图3E为本发明实施例所提供的外延层制作方法的各步骤相应结构的剖面 示意图；图4为本发明实施例所提供的晶体管制作方法的流程图。
具体实施例方式本发明的核心思想在于，提供一种外延层制作方法，该外延层制作方法在半导体 衬底和栅极结构上形成隔离层，所述隔离层可保护所述栅极结构，确保所述栅极结构不受 后续进行的刻蚀步骤的损伤，且所述外延层制作方法在利用选择性外延工艺在凹陷区内形 成外延层之前，不对栅极结构执行炉管热氧化或快速热氧化工艺，避免栅极结构两侧的半 导体衬底被氧化，确保利用选择性外延工艺形成的外延层填满凹陷区，可形成具有目标厚 度的外延层，减少出现负载效应，提高了晶体管的性能。请参考图2，其本发明实施例所提供的外延层制作方法的流程图，结合该图，该方 法包括步骤步骤S21，提供半导体衬底，所述半导体衬底上形成有栅极结构；步骤S22，在所述半导体衬底和所述栅极结构上形成隔离层；步骤S23，在所述隔离层的侧壁上形成牺牲间隔层；步骤S24，在所述牺牲间隔层两侧的半导体衬底中形成凹陷区；步骤S25，利用选择性外延工艺在所述凹陷区内形成外延层。下面将结合剖面示意图对本发明的外延层制作方法进行更详细的描述，其中表示 了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实 现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并 不作为对本发明的限制。为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开 发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的 限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费 时间的，但是对于本领域技术人员来说仅仅是常规工作。在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要 求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非 精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。参照图3A，首先，提供半导体衬底300，所述半导体衬底300上已形成有栅极结构。其中，半导体衬底300是硅衬底，所述半导体衬底300内还形成有一个或多个浅沟 槽隔离区310，所述浅沟槽隔离区310用于隔离半导体衬底300内的有源区。可利用传统的 光刻、刻蚀以及电介质材料填充方法来形成浅沟槽隔离区310，在此不再赘述。所述栅极结构可利用传统的薄膜沉积、光刻以及刻蚀技术形成，所述栅极结构包 括栅极介电层321以及形成于栅极介电层321之上的栅极电极322。所述栅极介电层321的材质是二氧化硅，当然栅极介电层321的材质也可为氮氧 化硅或其它介电材料。栅极电极322的材料是多晶硅，可以利用原位掺杂或异位(ex-situ)离子注入的 方式在所述多晶硅中掺杂杂质离子，所述杂质离子可以是硼离子、砷离子或磷离子，用于掺 杂的杂质离子的浓度范围通常为1\如8 1\102°/(^2，用以调整多晶硅的阻值。参考图3B，在半导体衬底300和栅极结构上形成隔离层330。所述隔离层330可 保护所述栅极结构，确保所述栅极结构不受后续进行的刻蚀步骤的损伤，以提高晶体管的 性能。所述隔离层330的材质可以为二氧化硅，其可通过化学气相沉积或原子层沉积的 方式形成的。例如，可利用四乙氧基硅烷(TE0Q作为液态源材料来形成二氧化硅薄膜，采 用次常压化学气相沉积(Sub-Atmospheric Chemical VaporD印osition，简称SACVD)设备， 如美国应用材料公司的PRODUCER室。根据半导体器件的工艺要求的不同，隔离层330的厚度也可以不同。优选的，隔离 层330的厚度较薄，可确保不会影响到后续形成的凹陷区尺寸。在本发明的一个具体实施 例中，隔离层330的厚度为20~100人。参考图3C，在隔离层330的侧壁上形成牺牲间隔层(disposable spacer) 3400在 后续形成凹陷区的过程中，牺牲间隔层340用作掩膜层。所述牺牲间隔层340的材质可以 是氮化硅。参考图3D，干法刻蚀牺牲间隔层340两侧的隔离层330和半导体衬底300，在牺牲 间隔层340两侧的半导体衬底300中形成凹陷区350a。参考图3E，利用选择性外延(selective epitaxial growth，SEG)工艺在凹陷区 350a内形成外延层350，所述外延层350的材质为锗化硅或者碳化硅。所述外延层350可利用外延设备来完成，例如，美国应用材料公司生产的Epi Centura系统与PolyGen系统。当然，还可以是传统的批次高温炉等。所述外延设备的处 理室内的压力可保持在1 200Torr，较佳的，所述处理室内的压力保持在3Torr至15Torr 之间。在所述处理室内，可将半导体衬底300加热至500 1000°C。以加热方式驱动由多种气体组合成混合物发生反应并外延生长结晶硅。较佳的，将半导体衬底300加热至600°C 至750°C之间。若外延层350的材质是锗化硅，可使用硅烷或二氯硅烷作为硅源(硅前驱)，锗烷 作为锗源(锗前驱)，氯化氢或溴化氢作为蚀刻气体，并以氢气或氮气作为载气。若所述外 延层350的材质是碳化硅，则可使用硅烷或二氯硅烷作为硅源，甲基碳烷作为碳源(碳前 驱)，氯化氢或溴化氢作为蚀刻气体，并以氢气或氮气作为载气。由于在利用选择性外延工艺在凹陷区350a内形成外延层350之前，未对所述栅极 结构执行炉管热氧化或快速热氧化工艺，因此所述栅极结构两侧的半导体衬底300不会被 氧化，确保利用选择性外延工艺形成的外延层350时，凹陷区350a只暴露出硅表面，因此 可确保填充的锗化硅或碳化硅材料填满凹陷区350a，使得外延层350的表面与半导体衬底 300的表面齐平，形成目标厚度的外延层，避免出现负载效应。在本发明的一个具体实施例中，利用选择性外延工艺在凹陷区350a内形成外延 层350之后，再去除牺牲间隔层340和隔离层330。可利用磷酸溶液去除牺牲间隔层340。 由于隔离层330的存在，可确保所述磷酸溶液不会损伤所述栅极结构。之后，再利用干法刻 蚀或湿法蚀刻的方式去除所述隔离层330。去除隔离层330之后，可对所述栅极结构执行炉管热氧化或快速热氧化工艺，通 过将所述栅极结构的表面暴露于高温的氧气气氛中，在所述栅极结构的侧壁表面形成氧化 层，来达到修复所述栅极结构被破坏的晶格结构的目的。本发明还提供了一种晶体管制作方法，具体请参考图4，其本发明实施例所提供的 晶体管制作方法的流程图，结合该图，该方法包括步骤步骤S41，提供半导体衬底，所述半导体衬底上形成有栅极结构；步骤S42，在所述半导体衬底和所述栅极结构上形成隔离层；步骤S43，在所述隔离层的侧壁上形成牺牲间隔层；步骤S44，在所述牺牲间隔层两侧的半导体衬底中形成凹陷区；步骤S45，利用选择性外延工艺在所述凹陷区内形成外延层；步骤S46，去除所述牺牲间隔层和所述隔离层；步骤S47，对所述栅极结构执行炉管热氧化或快速热氧化工艺；步骤S48，在所述栅极结构侧壁形成侧壁层；步骤S49，以所述栅极结构和所述侧壁层为掩膜，进行离子注入工艺，以在所述侧 壁层两侧的半导体衬底中形成源极和漏极。其中，所述隔离层的厚度为20 100A,所述隔离层的材质为二氧化硅，所述隔离层 是通过化学气相沉积的方式形成的，所述牺牲间隔层的材质是氮化硅，所述外延层的材质 是锗化硅或碳化硅，所述侧壁层的材质为氮化硅。所述晶体管制作方法在半导体衬底和栅极结构上形成隔离层，所述隔离层可保护 所述栅极结构，确保所述栅极结构不受后续进行的刻蚀步骤的损伤，且利用选择性外延工 艺在凹陷区内形成外延层之前，不对栅极结构执行炉管热氧化或快速热氧化工艺，避免所 述栅极结构两侧的半导体衬底被氧化，确保利用选择性外延工艺形成的外延层填满凹陷 区，避免出现负载效应，可确保形成具有目标厚度的外延层，增加了载流子迁移率，进而提 高了晶体管的性能。
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综上所述，本发明提供一种外延层制作方法，该方法包括提供半导体衬底，所述 半导体衬底上形成有栅极结构；在所述半导体衬底和所述栅极结构上形成隔离层；在所述 隔离层的侧壁上形成牺牲间隔层；在所述牺牲间隔层两侧的半导体衬底中形成凹陷区；利 用选择性外延工艺在所述凹陷区内形成外延层，该外延制作方法可减小负载效应。本发明 还提供了一种晶体管制作方法，以提高载流子的迁移率，提高晶体管的性能。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精 神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围 之内，则本发明也意图包含这些改动和变型在内。
权利要求
1.一种外延层制作方法，包括提供半导体衬底，所述半导体衬底上形成有栅极结构； 在所述半导体衬底和所述栅极结构上形成隔离层； 在所述隔离层的侧壁上形成牺牲间隔层； 在所述牺牲间隔层两侧的半导体衬底中形成凹陷区； 利用选择性外延工艺在所述凹陷区内形成外延层。
2.如权利要求1所述的外延层制作方法，其特征在于，所述隔离层的厚度为20 ιοοΑ。
3.如权利要求1或2所述的外延层制作方法，其特征在于，所述隔离层的材质为二氧化娃。
4.如权利要求3所述的外延层制作方法，其特征在于，所述隔离层是通过化学气相沉 积的方式形成的。
5.如权利要求4所述的外延层制作方法，其特征在于，所述栅极结构包括栅极介电层 以及形成于所述栅极介电层上的栅极电极。
6.如权利要求5所述的外延层制作方法，其特征在于，所述栅极介电层的材质是二氧化硅。
7.如权利要求5所述的外延层制作方法，其特征在于，所述栅极导电层的材质是多晶娃。
8.如权利要求4所述的外延层制作方法，其特征在于，所述牺牲间隔层的材质是氮化娃。
9.如权利要求8所述的外延层制作方法，其特征在于，所述外延层的材质是锗化硅或 碳化硅。
10.如权利要求9所述的外延层制作方法，其特征在于，利用选择性外延工艺在所述凹 陷区内形成外延层之后，还包括去除所述牺牲间隔层和所述隔离层。
11.如权利要求10所述的外延层制作方法，其特征在于，去除所述隔离层之后，还包 括对所述栅极结构执行炉管热氧化或快速热氧化工艺。
12.—种晶体管制作方法，包括提供半导体衬底，所述半导体衬底上形成有栅极结构； 在所述半导体衬底和所述栅极结构上形成隔离层； 在所述隔离层的侧壁上形成牺牲间隔层； 在所述牺牲间隔层两侧的半导体衬底中形成凹陷区； 利用选择性外延工艺在所述凹陷区内形成外延层； 去除所述牺牲间隔层和所述隔离层； 对所述栅极结构执行炉管热氧化或快速热氧化工艺； 在所述栅极结构侧壁形成侧壁层；以所述栅极结构和所述侧壁层为掩膜，进行离子注入工艺，以在所述侧壁层两侧的半 导体衬底中形成源极和漏极。
13.如权利要求12所述的晶体管制作方法，其特征在于，所述隔离层的厚度为20 IOOA0
14.如权利要求12或13所述的晶体管制作方法，其特征在于，所述隔离层的材质为二氧化硅。
15.如权利要求14所述的晶体管制作方法，其特征在于，所述隔离层是通过化学气相 沉积的方式形成的。
16.如权利要求15所述的晶体管制作方法，其特征在于，所述栅极结构包括栅极介电 层以及形成于所述栅极介电层上的栅极电极。
17.如权利要求16所述的晶体管制作方法，其特征在于，所述栅极介电层的材质是二氧化硅。
18.如权利要求16所述的晶体管制作方法，其特征在于，所述栅极导电层的材质是多晶娃。
19.如权利要求15所述的晶体管制作方法，其特征在于，所述牺牲间隔层的材质是氮化硅。
20.如权利要求19所述的晶体管制作方法，其特征在于，所述外延层的材质是锗化硅 或碳化硅。
全文摘要
本发明提供一种外延层和晶体管制作方法，该外延层制作方法包括提供半导体衬底，所述半导体衬底上形成有栅极结构；在所述半导体衬底和所述栅极结构上形成隔离层；在所述隔离层的侧壁上形成牺牲间隔层；在所述牺牲间隔层两侧的半导体衬底中形成凹陷区；利用选择性外延工艺在所述凹陷区内形成外延层。该外延制作方法可减小负载效应，提高晶体管的性能。
文档编号H01L21/205GK102103991SQ20091020134
公开日2011年6月22日 申请日期2009年12月17日 优先权日2009年12月17日
发明者何有丰 申请人:中芯国际集成电路制造(上海)有限公司