专利名称：具有金属膏的基板贯通过孔和重分布层的制作方法
技术领域：
本发明涉及一种半导体器件，其用在该半导体器件和其他半导体器件的堆叠配置中。本发明还涉及一种制造半导体器件的方法，其中半导体器件用在该半导体器件和其他半导体器件的堆叠配置中。本发明还涉及一种包括多个半导体器件的堆叠配置的半导体组件。
背景技术：
在电子装置中，三维集成电路(3D IC，3D_IC或3-D IC)是具有两个或更多个有源电子部件(半导体器件)层的芯片，这些层垂直地和水平地集成为单个电路。半导体产业正在以多种不同形式热烈地追求这种前景看好的技术。因此，规范尚未完全固定下来。3D封装通过将分离的芯片堆叠在单个封装中，来节省空间。这种封装称为系统封装(SiP)或芯片堆叠MCM。这种封装不是将芯片集成为单个电路。封装中的芯片以芯片外信令(off-chip signaling)进行通信，就如同这些芯片是安装在常规电路板上的分离的封装中似的。相反， 3D IC在效果上是单个芯片。层上的所有部件以芯片上信令(on-chip signaling)进行通信，无论是垂直地还是水平地。实质上，3D IC与3D封装的关系就像SoC与电路板的关系一样。3D IC的另一优点在于减小了 RC延迟(无“慢”芯片外信令，而只有快速的芯片上信令)。当将集成电路(半导体器件)堆叠时，也需要延伸通过半导体器件的基板的互连。 这种基板贯通互连也称为基板贯通过孔(through-substrate via)。此外，由于在各个半导体器件之间，基板贯通过孔的位置可能不同，所以需要在半导体器件之间制造界面层。该层也称为重分布层。典型地，在工艺的线路后端阶段(back-end-of-line stage, BE0L)之后制造重分布层。线路后端阶段是其中制造半导体器件的互连堆叠的阶段。换言之，在提供钝化层之后提供重分布层，提供钝化层被认为是半导体器件制造中的最后BEOL步骤。重分布层典型地包括至少一个重分布导体，其用于将半导体器件的基板贯通过孔的位置重新布线至另一位置，使得能够将具有基板贯通过孔的不同位置的另一半导体器件堆叠在该半导体器件上。重分布层的另一功能是使基板贯通过孔的接触更容易(键合焊盘 (bond-pad)功能)。起始段中描述的半导体器件是已知的。这种已知的半导体器件包括具有电子电路的基板。基板被延伸过键合焊盘的钝化层以及电子电路覆盖，并且具有延伸超过电子电路深度而至过孔深度的基板过孔，以便能够通过对基板的背面减薄来将基板过孔重配置为基板贯通过孔。基板贯通过孔包括导电膏，例如(真空印刷的)铜膏、银膏等。这种已知的半导体器件还包括基板上的图案化掩模层。图案化掩模层至少包括完全延伸贯通图案化掩模层的沟槽开口。该沟槽填充有电镀重分布导体。该已知半导体器件的问题在于电性能不够好。该已知半导体器件的问题在于电性能不够好。起始段中描述的方法是已知的。该已知方法包括
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-提供具有电子电路且被钝化层覆盖的基板，该基板具有延伸超过电子电路深度而至过孔深度的过孔孔洞，用于限定要形成的基板贯通过孔的位置；-用金属膏填充该孔洞，以获得基板过孔；-对基板进行平面化，以将基板过孔局限在该孔洞内；-清洗基板的表面；-在钝化层上提供掩模层，其中掩模层包括延伸通过掩模层的第一沟槽，第一沟槽限定了要在钝化层上方形成的重分布导体的形状；以及-通过电镀用导体填充沟槽。该已知方法的问题在于该方法的成本相对较高。
发明内容
本发明的第一目的是提供一种具有更好电性能的半导体器件。本发明的第二目的是提供一种制造这种半导体器件且成本较低的方法。本发明由独立权利要求限定。从属权利要求限定了有利实施例。在第一方面，本发明涉及一种半导体器件，其用在该半导体器件和其他半导体器件的堆叠配置中，所述半导体器件包括-基板，所述基板包括在其第一侧面提供的电子电路的至少一部分，所述基板包括在第一侧面的钝化层，并具有从第一侧面延伸至过孔深度并超过电子电路的深度的基板过孔，使得能够通过对所述基板的背面减薄来将基板过孔重配置为基板贯通过孔；以及-图案化掩模层，在所述基板的第一侧面上，其中图案化掩模层至少包括完全延伸通过图案化掩模层并填充有重分布导体的沟槽，其中所述基板过孔和所述重分布导体包括金属膏并一起形成为一体。可以如下理解根据本发明的半导体器件的特征的效果。基板贯通过孔和重分布导体一起形成为一体。这意味着在这两个部分之间没有物理界面。在许多应用中，基板贯通过孔和重分布导体一起构成至电子电路的电连接。在操作性使用中，该电子电路的电性能可能会受到例如互连的电阻和电容等寄生效应的妨碍。由于本发明，减少了该电连接的(寄生)电阻(包括界面接触电阻)，这产生了半导体器件的更好的电性能。因此，实现了本发明的第一目的。在根据本发明的半导体器件的实施例中，基板的第一侧面是平面的，其中将重分布导体局限在沟槽内。该实施例的平面性使半导体器件适合于进一步处理。此外，在该实施例中第一重分布导体是完整的。根据本发明的半导体器件的实施例包括在图案化掩模层和重分布导体上的图案化绝缘层，该图案化绝缘层具有延伸至重分布导体的开口。这种第一图案化绝缘层用于保护第一重分布导体，还提供了半导体器件的更高机械稳定性。此外，第一图案化绝缘层确保了第一重分布导体的适当电绝缘。第一开口被限定在要接触第一重分布导体的位置处。根据本发明的半导体器件的实施例包括至少在图案化绝缘层的开口中的焊球，用于提供至重分布导体的电连接。这种焊球提供了至第一重分布导体的方便、可靠的电连接。根据本发明的半导体器件的实施例包括在图案化绝缘层上的另一图案化掩模层， 其中该另一图案化掩模层至少包括延伸通过该另一图案化掩模层并且限定了要形成的另一重分布导体的形状的另一沟槽。该实施例非常有利，因为其特征在于在第一重分布导体之上提供了第二重分布导体。在根据本发明的半导体器件的实施例中，所述开口和所述另一图案化掩模层中的沟槽包含用于形成所述另一重分布导体的另一金属膏。在该实施例中，第二重分布导体是真实的。第一重分布导体和第二重分布导体的组合提高了要形成的基板贯通过孔的位置的可布局性。在单层重分布方案中，例如，无法使两个电路径彼此交叉，而这对于这里所述的实施例而言是可能的。在根据本发明的半导体器件的实施例中，基板的第一侧面是平面的，并且所述另一重分布导体局限在所述开口和所述另一沟槽内。该实施例的平面性使半导体器件适合于进一步处理。此外，在该实施例中第二重分布导体是完整的。根据本发明的半导体器件的实施例包括在所述另一图案化掩模层和所述另一重分布导体上的另一图案化绝缘层，该另一图案化绝缘层具有延伸至所述另一重分布导体的另一开口。这种第二图案化绝缘层可以用于保护第二重分布导体，还提供了半导体器件的更高机械稳定性。此外，第二开口被限定在要接触第二重分布导体的位置处。根据本发明的半导体器件的实施例包括至少在所述另一图案化绝缘层的所述另一开口中的另一焊球，用于提供至所述另一重分布导体的电连接。这种另一焊球提供了至第二重分布导体的方便、可靠的电连接。在根据本发明的半导体器件的实施例中，在基板的第二侧面处已将基板减薄，使得在基板的第二侧面处暴露出基板过孔中的金属膏，以获得基板贯通过孔，其中基板的第二侧面定义为与第一侧面相对的侧面。在该实施例中，基板贯通过孔是完整的，并且可以从基板的第二侧面接触到基板贯通过孔。根据本发明的半导体器件的实施例包括基板的第二侧面上的图案化背面隔离层， 其中图案化背面隔离层具有在基板贯通过孔的位置处的背面开口。这种图案化背面隔离层用于保护基板的背面。此外，图案化背面隔离层确保了基板贯通过孔的适当电绝缘。所述另一开口限定在要接触第一重分布导体的位置处。根据本发明的半导体器件的实施例包括至少在基板的第二侧面上的背面开口中的背面重分布导体，背面重分布导体覆盖图案化背面隔离层的至少一部分，其中背面重分布导体电连接至基板贯通过孔。当基板背面上存在另一重分布导体时，提高了基板贯通过孔的可布局性。此外，另一重分布导体使基板贯通过孔的电接触更容易。在根据本发明的半导体器件的实施例中，基板包括半导体主体和半导体主体上的至少一个互连层，电子电路包括集成到半导体主体中的有源元件，还包括集成到所述至少一个互连层中的互连线，互连层被钝化层覆盖。在根据本发明的半导体器件的实施例中，基板过孔延伸通过钝化层、互连层并进入半导体层。在第二方面，本发明涉及一种制造半导体器件的方法，其中半导体器件用在该半导体器件和其他半导体器件的堆叠配置中，所述方法包括-提供基板，该基板具有在其第一侧面提供的电子电路的一部分，并包括在第一侧面的钝化层，该基板具有从第一侧面延伸至过孔深度且超过电子电路深度的孔洞，用于限定要形成的基板贯通过孔的位置；-在所述基板的第一侧面上提供图案化掩模层，其中图案化掩模层至少包括延伸通过该图案化掩模层且限定了要形成的重分布导体的形状的沟槽；以及-在单个工艺步骤中用金属膏填充所述孔洞和图案化掩模层中的所述沟槽，以获得基板过孔和重分布导体，其中能够通过对所述基板的背面减薄来将基板过孔重配置为基板贯通过孔。可以如下理解根据本发明的方法的特征的效果。该工艺步骤顺序得到了基板贯通过孔和重分布层的同时形成。这至少节省了一个填充步骤(即，在现有技术中，这是使用电镀的重分布层的单独形成)、一个平面化步骤和一个清洗步骤(即，在现有技术中，这是紧接在基板贯通过孔形成之后的清洗步骤)。此外，发明人已经认识到金属膏填充适合于制造重分布层。在现有技术中，在完成基板贯通过孔的形成之后(即，在去除开口之上的多余材料的平面化步骤之后)，提供图案化掩模层，而在本发明中，这是在实际填充开口之前进行的。该特定特征使得有可能使用单个金属膏填充步骤来填充开口和沟槽两者。节省工艺步骤意味着节省时间和成本。此外，相比于现有技术中进行的金属电镀，用金属膏填充孔洞和沟槽相对便宜。这进一步减少了根据本发明的方法的成本。因此，实现了本发明的第二目的。与现有技术的另一区别在于，不再需要去除图案化掩模层。图案化掩模层可以由机械稳定的材料制成。保留图案化掩模层的优点在于容易获得平面表面，这对于进一步处理步骤是有利的。下面描述的方法的实施例具有与半导体器件的对应实施例的优点和效果类似的优点和效果。根据本发明的方法的实施例还包括-对基板的第一侧面进行平面化，直到至少达到图案化掩模层。根据本发明的方法的实施例还包括-对在图案化掩模层和重分布导体上提供图案化绝缘层，图案化绝缘层具有延伸至重分布导体的开口。根据本发明的方法的实施例还包括-至少在图案化绝缘层的开口中施加焊球，用于提供至重分布导体的电连接。根据本发明的方法的实施例还包括-在图案化绝缘层上提供另一图案化掩模层，其中所述另一图案化掩模层至少包括延伸通过该另一图案化掩模层并限定了要形成的另一重分布导体的形状的另一沟槽。根据本发明的方法的实施例还包括-在单个工艺步骤中用另一金属膏填充所述开口和所述另一图案化掩模层中的所述另一沟槽，以获得另一重分布导体。根据本发明的方法的实施例还包括-对基板的第一侧面进行平面化，以暴露出所述另一图案化掩模层。根据本发明的方法的实施例还包括-在所述另一图案化掩模层和所述另一重分布导体上提供另一图案化绝缘层，所述另一图案化绝缘层具有延伸至所述另一重分布导体的另一开口。根据本发明的方法的实施例还包括-至少在所述另一图案化绝缘层的所述另一开口中施加另一焊球，用于提供至所述另一重分布导体的电连接。根据本发明的方法的实施例还包括-将基板的第二侧面减薄，以在基板的第二侧面暴露出基板过孔的金属膏，来获得基板贯通过孔，其中基板的第二侧面定义为与第一侧面相对的侧面。根据本发明的方法的实施例还包括-在基板的第二侧面上施加图案化背面隔离层，其中图案化背面隔离层具有在基板贯通过孔的位置处的背面开口。根据本发明的方法的实施例还包括-至少在基板第二侧面上在背面开口中施加背面重分布导体，覆盖图案化背面隔离层的至少一部分，其中背面重分布导体电连接至基板贯通过孔。这里应用的技术与正面应用的技术类似。在根据本发明的方法的实施例中，在提供基板时，基板包括半导体主体和半导体主体上的至少一个互连层，其中电子电路包括集成到半导体主体中的有源元件，还包括集成到所述至少一个互连层中的互连线，互连层被钝化层覆盖。在根据本发明的方法的实施例中，在提供基板时，所述孔洞延伸通过钝化层、互连层并进入半导体层。在根据本发明的方法的实施例中，在提供基板时，沟槽和孔洞在垂直投影到基板时交叠。在第三方面，本发明涉及一种包括多个半导体器件的堆叠配置的半导体组件，其中所述多个半导体器件中每一个半导体器件的每一个基板贯通过孔电连接至所述多个半导体器件中另一相应半导体器件的另一相应基板贯通过孔。将多个半导体器件堆叠以形成 3D半导体组件，这是本发明非常有利的应用。这种组件在效果上作为单个集成电路，并且可以安装到单个封装中。本发明的上述和其他方面将参照以下描述的实施例而明显可见并得到说明。
附图中图1示出了现有技术中已知的用在半导体器件和其他半导体器件的堆叠配置中的一种半导体器件；图2示出了具有填充了金属膏的基板贯通过孔的半导体器件的照片；图3示出了根据本发明第一实施例的半导体器件；图4示出了根据本发明第二实施例的半导体器件；以及图5(a)到5(h)示出了根据本发明制造图3所述半导体器件的方法中的不同阶段。
具体实施例方式根据本发明的制造方法及其所有实施例有效地构成了一种高效的将垂直和水平互连组合起来的重分布层(RDL)技术，这得到了一种针对特定应用(例如，接地)的成本效率高的制造方法。根据本发明的半导体器件及其所有实施例有效地解决了基板贯通过孔与重分布层之间的界面问题。现在，一切都变得更加容易，在单个步骤中直接施加RDL，并具有整洁、较大的表面，这使得对该层的进一步处理(例如，UBM接触)更加容易。为了便于对实施例的具体描述，下面定义一些表述。在说明书中，术语“互连层”应该视为与“金属化层”或“金属层”同义。两种术语可以相互交换地使用，并且必须解释为包括导体(任何传导材料)、其中嵌入有导体的绝缘层、以及至底层的任何过孔(=触点)的层。这些术语对于半导体技术领域的技术人员而言是公知的。在说明书中，术语“基板”应该被广义地解释。基板可以包括在其正面元件(例如， 晶体管、电容器、电阻器、二极管和电感器)处的功能层，这些元件构成电子电路的部件。基板还可以包括元件之间的互连，互连可以布局在一个或多个互连层中。在图中，省略了元件，以便于理解本发明。其中形成有元件的功能层也可以称为半导体主体。半导体主体可以包括如下半导体材料和合成物的任何一种例如，硅(Si)、锗(Ge)、锗化硅(SiGe)、砷化镓(GaAs)、以及例如磷化铟αηΡ)等其他III-V化合物、例如硫化镉(CcK)等其他II-VI化合物、或者这些材料和合成物的组合。有源元件可以一起形成电子电路。在任何情况下，都经由互连层实现有源元件的连接。这些互连层具有由周围材料的介电常数限定的寄生电容。半导体主体甚至可以包括至较低层(例如，有源区的表面处的扩散区)的触点。在本说明书中，术语半导体器件的“正面”定义为半导体器件的其上提供有电路的侧面。类似地，半导体器件的“背面”定义为与正面相对的侧面。通常在背面没有电路。然而，现有技术中可以明显看到正在向这个方向进行的发展。在本说明书中，术语“基板贯通过孔”定义为延伸通过基板且实现在背面的接触的电触点。认为具有相同含义的其他术语是“硅贯通过孔”、“基板贯通插塞”、“基板贯通触点”以及晶片贯通互连。在本说明书中，术语“重分布层”定义为位于将互连层覆盖的钝化层上方(可能存在中间层)或之上的另一互连层。重分布层的功能是将半导体器件的基板贯通过孔的位置重布局到另一位置，使得可以在该半导体器件上堆叠具有基板贯通过孔的不同位置的其他半导体器件。在本说明书中，术语“钝化层”定义为覆盖互连堆叠的层，其用于提供互连堆叠的机械稳定性并用于保护。图1示出了现有技术中已知的用在半导体器件和其他半导体器件的堆叠配置中的一种半导体器件。该半导体器件包括基板5。基板包括有源和无源功能部分7。这种有源和无源功能部分7的示例分别是晶体管、二极管、电容器、线圈等。有源和无源功能部分7 可以通过互连(未示出)而彼此连接，从而形成电子电路。在3D堆叠配置中，存在不同管芯，例如无源管芯、有源管芯和MEMS管芯。无源管芯是其上集成电阻器、电感器和电容的管芯。有源管芯是其上集成晶体管、二极管、晶闸管等的管芯。微机电系统(MEMS)管芯是其上集成传感器、致动器等的管芯。基板5包括两个通孔9、以及从一侧完全延伸至另一侧的基板贯通过孔10。基板贯通过孔10包括导电材料，例如金属膏。电子电路的端子(输入、输出或电源端子)通过互连(未示出)连接至键合焊盘8。键合焊盘8布局在互连层之中的至少上互连层中。互连层由电绝缘层19覆盖。通过另一绝缘层19’将各个基板贯通过孔10与基板5电隔离，另一绝缘层19’包括的材料可以与上述绝缘层19的相同或不同。在该示例中，绝缘层19是基板的钝化层。但是不一定如此，钝化层也可以位于绝缘层19的下面。钝化层可以包括氮化硅(Si3N4)、氧化硅(SiO2)、氧氮化物、氧化物/氮化物、或其他任何适合的绝缘材料。键合焊盘8之中的每个相应键合焊盘经由位于钝化层19上方并在基板5的正面的相应重分布导体20，电连接至基板贯通过孔10中的相应一个。重分布导体20包括导电材料，例如电镀的金属或沉积的金属(使用物理汽相沉积(包括溅射)、(电子束)蒸发 ((e-beam)-evaporation))等。用于此的金属是铜(Cu)、金、铝、镍。因为这些元件是使用不同技术在不同步骤中制造的，所以在各个基板贯通过孔10与相应的重分布导体20之间存在界面11。重分布导体20被保护层30覆盖，保护层30例如是焊料抗蚀剂、氧化硅或氮化硅、BCB、聚酰亚胺、SU-8。保护层30包括延伸至重分布导体20的开口，使得重分布导体 20可以连接至封装的其他基板和/或管脚。可以通过例如焊球80 (大多数情况下由锡制成)来建立这种连接。在基板5的背面，放置有图案化背面隔离层45，其具有在基板贯通过孔10的位置处的其他开口。在图案化背面隔离层45上提供包括背面重分布导体50的背面重分布层。背面重分布导体50中的每一个经由图案化背面隔离层45中的其他开口中的相应一个，与基板贯通过孔10中的相应一个接触。背面重分布导体50由背面保护层60 覆盖，背面保护层60例如是焊料抗蚀剂、氧化硅或氮化硅、BCB、聚酰亚胺、SU-8。背面保护层60包括背面开口，使得重分布导体50可以连接至封装的其他基板和/或管脚。这种连接可以由例如背面开口中的另一焊球90来建立。在图1的示例中，在正面或背面上，对于每一个重分布导体，存在一个基板贯通过孔10。然而，在本发明中，这不是必要的，对于每一个重分布导体，可以存在多于一个的基板贯通过孔。这样，可以使在同一侧面上的两个重分布导体彼此交叉。为此目的，向重分布导体之一的路径提供延伸至背面的基板贯通过孔。从背面开始，经由背面重分布导体以及延伸回到正面的另一基板贯通过孔，该路径继续延伸。然后，该路径经由另一重分布导体继续延伸。本发明实施例之一提供了一种针对该相对复杂的交叉技术的有利备选方案。本说明书中稍后论述。图2示出了具有填充了金属膏的基板贯通过孔的半导体器件的照片。一般通过金属膏印刷来提供金属膏。这种金属膏印刷技术对于本领域技术人员是公知的。可以在以下参考文献中找到有关金属膏印刷的更多信息“Handbook of 3-D Integration Technology and Applications of 3D Integrated Circuits，，，(P. Garrou, C. Bower 禾口 P. Ramm, eds.)，Wiley-VCH Verlag, ffeinheim,2008, p.511.金属膏典型地包括嵌入在有机粘合剂中的大小为2到3μπι的金属颗粒。在铜膏的情况下，颗粒典型地是被银涂布的铜颗粒。对于填充例如基板贯通过孔等具有较大长宽比的过孔而言，金属膏已经显示出优良的特性，例如参见下面两个参考文献-F. Roozeboom 等，“3D Passive and Heterogeneous Integration Technology Options for System-in-Package”，2nd IEEE Workshop on 3D System Integration， Oct. 1-2，2007，MUnchen，Germany, Sept. 27，2007。该文献全部内容作为参考结合在此。-F. Roozeboom 等，“System-in-Package integration of passives using 3Dthrough-silicon vias”，Solid State Technology, May 2008，p. 38—41+47。该文献全部内容作为参考结合在此。当使用纳米膏剂(颗粒小于IOOnm)时，这些膏剂展现出所谓的熔点异常(低于大/微膏剂)。因此，在热方面可以更好地处理这种纳米膏剂(更低温度、更好的流体特性等)。在用金属膏填充(通过膏剂印刷)过孔之后，典型地进行固化步骤(即，30分钟， 160°C)。在固化之后，有机粘合剂基本上已消失，金属颗粒保留。可以使用多种不同金属作为金属颗粒，例如铜、银、金、钼、铝、经银涂布的铜颗粒、包括前述金属中至少两种金属的合金、包括前述金属中至少两种金属的混合的化合物、甚至聚合物导体。预期金属膏印刷是电镀和溅射等成本相对高的技术的诱人的低成本备选方案。通过在高压下使用真空辅助的膏剂印刷，金属膏印刷已经成功地应用于填充厚晶片中的盲过孔阵列以及减薄到200 μ m 的晶片中的基板贯通过孔。对于根据本发明的制造半导体器件的方法而言，这意味着也可以在基板5的背面减薄(=基板的第二侧面的减薄)之后填充孔洞和沟槽。图2示出了具有硅材料Si的基板5。基板5具有直径为80 μ m的多个孔洞。这些孔洞已完全由金属膏MP填充，S卩，在该实验中，金属膏是铜膏。在基板上方明显可见多余的金属膏EMP。在现有技术中，通常利用平面化或蚀刻来去除这种多余的金属膏EMP。发明人已经认识到不这样做是有利的，如在下图中说明的一样。图3示出了根据本发明第一实施例的半导体器件。该实施例的论述局限于与图1 半导体器件的主要区别。正如图1中一样，半导体器件包括其正面上的重分布层R。然而， 在基板5上存在图案化掩模层15 (可能仍然存在其他中间层，为了附着等目的)，而不是保护层30。图案化掩模层15可以包括材料，例如印刷抗蚀剂、层压抗蚀剂(包括环氧树脂或丙烯酸脂的箔片)、或其他任何类型的掩模层。图案化掩模层15中的开口包含重分布导体20。另一区别在于重分布导体20和基板贯通过孔10包括金属膏MP并且形成为一体， 即，在相应部分之间没有界面，因为它们是在单个金属膏印刷步骤中被填充的。在重分布导体20之上，提供图案化保护层25，例如焊料抗蚀剂、氧化硅或氮化硅、BCB、聚酰亚胺、SU-8。 图案化保护层25包括延伸至重分布导体20的开口，使得重分布导体20可以连接至其他基板和/或封装管脚。重分布层R可以定义为重分布导体20、图案化掩模层15和保护层25 的组合。图4示出了根据本发明第二实施例的半导体器件。将基于与根据本发明第一实施例的半导体器件的区别来论述该实施例。在该实施例中，在前述重分布层R上提供另一重分布层R’。该另一重分布层R’包括另一图案化掩模层15’(例如，包括与前述掩模层15 的材料相同或相似的材料)。该另一图案化掩模层15’的开口包括另外的重分布导体20’。 这些另外的重分布导体20’可以包括另外的金属膏MP’，并且也延伸到前述保护层25中的开口中，从而有效地与这些开口定义的触点一起形成为一体。尽管如此，这不是必要的。也可以首先填充前述保护层25中的开口(利用所述另外的金属膏MP’)，然后提供所述另一图案化掩模层15’，然后利用所述另外的金属膏填充所述另一图案化掩模层15’中的开口。 然而，这可能会在所述另外的重分布导体20’的相应部分之间产生附加界面。在所述另外的重分布导体20’和所述另一图案化掩模层15’之上，存在另一保护层25’(例如，包括与前述保护层25的材料相同或相似的材料)。该另一重分布层R’可以定义为所述另外的重分布导体20’、所述另一图案化掩模层15’和所述另一图案化保护层25’的组合。第二重分布层的优点在于提高了可布局性。更加容易地将基板贯通过孔的位置重分布到另一半导体器件中基板贯通过孔的位置。制造方法在其上已经完成了线路后端处理的例如硅晶片等的晶片上进行过孔膏剂印刷。换言之，已经形成了晶体管和/或无源元件以及它们的互连。甚至已经完成了基板贯通过孔 (TSV)形成的前几个步骤，例如过孔形成和过孔隔离。在该阶段，如下附图中示出的一样，与常规TSV处理有所不同。图5(a)到5(h)示出了根据本发明制造图3所述半导体器件的方法中的不同阶段。在图5(a)的阶段中，提供具有有源和无源功能部分7以及键合焊盘8的基板5。 在基板5中，提供两个盲孔18，其确定要形成的基板贯通过孔的位置和尺寸。通过基板5的顶部表面(第一侧面/正面)上的绝缘层19和盲孔18的侧壁上的另一绝缘层19’，已将盲孔18电隔离。提供绝缘层19和另一绝缘层19’，这对于本领域技术人员而言是公知的。 可选地，在所有侧壁上提供阻挡层。另一选择是在盲孔底部提供晶种层(seed layer)。这两种选择对于本领域技术人员而言都是公知的。在图5(b)的阶段中，在基板5的顶部表面上提供图案化掩模层15。对于本领域技术人员而言，掩模层的沉积和图案化是公知的。对于层沉积，存在多种技术，例如自旋涂布(spin-coating)、CVD等。对于图案化，可以使用常规的光刻。尽管如此，发明人已经认识到在填充盲孔18m[提供图案化掩模层是尤其有利的。图案化掩模层15包括开口 16， 开口 16确定要形成的重分布导体的位置和尺寸。提供开口 16，使得在垂直投影到基板5上时，它们与盲孔18交叠(优选地，完全交叠)。在图5(c)的阶段中，例如使用金属膏印刷技术来以金属膏MP填充孔洞18和开口 16，例如进行铜膏(或其他导电膏，例如银)印刷工艺等。由此，要形成的基板贯通过孔和重分布导体之间没有界面。在图5(d)的阶段中，使用化学机械抛光CMP对基板5的顶部表面进行平面化。备选地，可以使用各向异性蚀刻技术来进行。当达到图案化掩模层15(或者稍微远一点儿) 时，停止平面化。在该阶段获得平坦的顶部表面，并且在该阶段完成重分布导体20。在图5(e)的阶段中，在重分布导体20和图案化掩模层15上提供图案化保护层 25。这些层的沉积对于本领域技术人员而言都是公知的。图案化保护层25具有延伸至重分布导体20的开口，使得可以将重分布导体20连接至其他基板和/或封装的管脚。这些层的图案化对于本领域技术人员而言都是公知的。该步骤有效地完成了重分布层R的形成。此外，在图5(e)的阶段中，使用化学机械抛光CMP对基板5的底部表面(第二侧面/背面)进行平面化。备选地，可以使用各向异性蚀刻来进行。平面化持续进行，直到盲孔18中的金属膏从背面暴露出来，这完成了基板贯通过孔10的形成。在图5(f)的阶段中，在基板5的背面上提供背面隔离层45。背面隔离层45具有在基板贯通过孔的位置处的开口 46，以便于制造至基板贯通过孔的电触点。背面隔离层45 可以包括例如BCB (苯环丁烯)和聚酰亚胺等材料。在图5(g)的阶段中，在基板5的背面上提供背面重分布导体50。为此，可以使用
12例如电镀、溅射等常规技术。此外，可以使用常规的例如光刻等图案化技术来图案化该层。在图5(h)的阶段中，提供背面保护层60。背面保护层60具有背面开口，用于实现至背面重分布导体50之一的电触点。背面保护层60可以包括例如焊料抗蚀剂、氧化硅或氮化硅、BCB、聚酰亚胺、SU-8等材料。此外，在图5(h)的阶段中，制造至(正面)重分布导体20和背面重分布导体50 的电触点。在该示例中，这些电触点是焊球80，90。备选地，电触点可以是键合线。对焊球和键合线的提供是在常规芯片制成技术的范围内。因此，本发明提供了一种半导体器件，其用在该半导体器件和其他半导体器件的堆叠配置中。该半导体器件包括基板5，所述基板5包括在其第一侧面提供的电子电路7 的至少一部分。所述基板5包括在第一侧面的钝化层19，以及从第一侧面延伸至过孔深度并超过电子电路7的深度的基板过孔10，使得能够通过对所述基板5的背面减薄来将基板过孔10重配置为基板贯通过孔10。该半导体器件还包括图案化掩模层15，在所述基板5 的第一侧面上。图案化掩模层15至少包括完全延伸通过图案化掩模层15的沟槽16。该沟槽16已填充有重分布导体20。基板过孔10和重分布导体20包括金属膏MP并一起形成为一体。本发明的半导体器件的特征的效果在于，在基板贯通过孔10和重分布导体20之间没有物理界面。由于本发明，减少了该电连接的寄生电阻，这产生了半导体器件的更好的电性能。本发明还提供了一种制造这种半导体器件的方法。本发明还提供了一种包括多个这种半导体器件的堆叠配置的半导体组件。本发明可以应用于广泛的应用领域，例如在系统封装(SiP)应用中，其中将不同基板堆叠以形成3D半导体组件，并且每个基板包括系统中需要连接至其他基板上的其他部分的部分。根据本发明的半导体器件和制造方法的多种变体是可能的，并且没有背离要求保护的本发明范围。例如，这些变体涉及在制作方法中步骤的执行顺序、用于不同层的材料、 以及用于提供或处理各个层的技术。值得注意的是，上述实施例阐述而非限定了本发明，本领域普通技术人员能够在不背离所附权利要求范围的情况下设计出许多替代实施例。在权利要求中，任何括号中的参考符号不能解释为对权利要求的限定。词语“包括”不排除有不同于权利要求所罗列的元件或者步骤出现的可能。元件前面的词语“一个”不排除该元件复数出现的可能。本发明可以通过包括多个不同元件的硬件以及通过适当编程的计算机来实现。在列举了若干装置的设备权利要求中，这些装置中的一些能够由其中一个和硬件中的相同项目代表。在彼此不同的从属权利要求中引用了某些措施不表示这些措施的结合不能加以利用。在所有附图中，类似或对应的特征由相同的参考数字或标记指示。
权利要求
1.一种半导体器件，其用在该半导体器件和其他半导体器件的堆叠配置中，所述半导体器件包括-基板(5)，所述基板( 包括在其第一侧面提供的电子电路0的至少一部分，所述基板( 包括在第一侧面的钝化层(19)，并具有从第一侧面延伸至过孔深度并超过电子电路 0的深度的基板过孔，使得能够通过对所述基板(5)的背面减薄来将基板过孔重配置为基板贯通过孔(10)；以及-图案化掩模层(15)，在所述基板(5)的第一侧面上，其中图案化掩模层(1 至少包括完全延伸通过图案化掩模层(1 并填充有重分布导体00)的沟槽(16)，其中所述基板过孔和所述重分布导体00)包括金属膏(MP)并一起形成为一体。
2.根据权利要求1所述的半导体器件，其中，基板(5)的第一侧面是平面的，并且将重分布导体(20)局限在沟槽(16)内。
3.根据权利要求2所述的半导体器件，还包括在图案化掩模层(1 和重分布导体 (20)上的图案化绝缘层(25)，该图案化绝缘层0 具有延伸至重分布导体OO)的开口。
4.根据权利要求3所述的半导体器件，还包括在图案化绝缘层0 上的另一图案化掩模层(15’)，其中该另一图案化掩模层(15’)至少包括延伸通过该另一图案化掩模层(15’) 并且限定了要形成的另一重分布导体00’ )的形状的另一沟槽。
5.根据权利要求4所述的半导体器件，其中，所述开口和所述另一图案化掩模层(15’) 中的另一沟槽包含用于形成所述另一重分布导体00’ )的另一金属膏(MP’)。
6.根据权利要求5所述的半导体器件，其中，所述基板(5)的第一侧面是平面的，并且所述另一重分布导体00’ )局限在所述开口和所述另一沟槽内。
7.根据权利要求6所述的半导体器件，还包括在所述另一图案化掩模层(15’)和所述另一重分布导体00’)上的另一图案化绝缘层05’)，该另一图案化绝缘层05’)具有延伸至所述另一重分布导体00’ )的另一开口。
8.根据权利要求1到7之一所述的半导体器件，其中，在基板(5)的第二侧面处已将基板(5)减薄，使得在基板(5)的第二侧面处暴露出基板过孔中的金属膏(MP)，以获得基板贯通过孔(10)，其中基板(5)的第二侧面定义为与第一侧面相对的侧面。
9.根据权利要求8所述的半导体器件，还包括在基板(5)的第二侧面上的图案化背面隔离层(45)，其中图案化背面隔离层05)具有在基板贯通过孔(10)的位置处的背面开口 06)。
10.根据权利要求9所述的半导体器件，还包括至少在基板( 的第二侧面上的背面开口 G6)中的背面重分布导体(50)，背面重分布导体(50)覆盖图案化背面隔离层0 的至少一部分，其中背面重分布导体(50)电连接至基板贯通过孔(10)。
11.一种制造半导体器件的方法，其中半导体器件用在该半导体器件和其他半导体器件的堆叠配置中，所述方法包括-提供基板(5)，该基板( 具有在其第一侧面提供的电子电路(7)的至少一部分，并包括在第一侧面的钝化层(19)，该基板( 具有从第一侧面延伸至过孔深度且超过电子电路(7)深度的孔洞(18)，用于限定要形成的基板贯通过孔(10)的位置；-在所述基板(5)的第一侧面上提供图案化掩模层(15)，其中图案化掩模层(15)至少包括延伸通过该图案化掩模层(15)且限定了要形成的重分布导体(20)的形状的沟槽(16)；以及-在单个工艺步骤中用金属膏(MP)填充所述孔洞(18)和图案化掩模层(1 中的所述沟槽(16)，以获得基板过孔和重分布导体(20)，其中能够通过对所述基板(5)的背面减薄来将基板过孔重配置为基板贯通过孔(10)。
12.根据权利要求11所述的方法，还包括-对基板(5)的第一侧面进行平面化，直到至少达到图案化掩模层(15)。
13.根据权利要求11或12所述的方法，还包括-将基板(5)的第二侧面减薄，以在基板(5)的第二侧面暴露出基板过孔的金属膏 (MP)，来获得基板贯通过孔(10)，其中基板(5)的第二侧面定义为与第一侧面相对的侧面。
14.一种半导体组件，包括如权利要求8到10之一所述的多个半导体器件的堆叠配置， 其中所述多个半导体器件中每一个半导体器件的每一个基板贯通过孔(10)电连接至所述多个半导体器件中另一相应半导体器件的另一相应基板贯通过孔(10)。
全文摘要
本发明涉及一种半导体器件，其用在该半导体器件和其他半导体器件的堆叠配置中。该半导体器件包括基板(5)，所述基板(5)包括在其第一侧面提供的电子电路(7)的至少一部分。所述基板(5)包括在第一侧面的钝化层(19)，以及从第一侧面延伸至过孔深度并超过电子电路(7)的深度的基板过孔，使得能够通过对所述基板(5)的背面减薄来将基板过孔重配置为基板贯通过孔(10)。该半导体器件还包括图案化掩模层(15)，在所述基板(5)的第一侧面上。图案化掩模层(15)至少包括完全延伸通过图案化掩模层(15)的沟槽(16)。该沟槽(16)已填充有重分布导体(20)。基板过孔和重分布导体(20)包括金属膏(MP)并一起形成为一体。本发明的半导体器件的特征的效果在于，在基板贯通过孔(10)和重分布导体(20)之间没有物理界面。由于本发明，减少了该电连接的寄生电阻，这产生了半导体器件的更好的电性能。本发明还涉及一种制造这种半导体器件的方法。本发明还涉及一种包括多个这种半导体器件的堆叠配置的半导体组件。
文档编号H01L23/498GK102197479SQ200980143290
公开日2011年9月21日 申请日期2009年10月21日 优先权日2008年10月30日
发明者埃里克·科尼利斯·厄伯特斯·范格林斯文, 弗朗西斯·休伯特斯·玛丽·圣德斯, 弗雷迪·罗泽博姆, 玛丽亚·马瑟·安东尼塔·伯户恩 申请人:Nxp股份有限公司