专利名称：一种范德堡电阻的测试电路的制作方法
技术领域：
本实用新型涉及半导体芯片测试领域，特别涉及一种范德堡电阻的测试电路。
背景技术：
在半导体芯片制造工艺过程中，会通过测试半导体芯片电阻来监控半导体芯片的 掺杂效果，一般可采用范德堡电阻测试结构。具体地，在待测实体(半导体芯片)两端加恒定电流112，测量与待测实体连接的 两个端口之间的电压V34，则待测实体的电阻值可通过公式R = 4. 532XV34/I12得到。实际上，在范德堡电阻测试结构中，测得的电压V34并不是待测实体两端的电压， 而是与待测实体连接的两个端口之间的走线电阻上的电压与待测实体电阻上的电压之和。在目前的范德堡电阻测试结构中，由于与待测实体连接的两个端口之间的走线电 阻较大，计算出来的电阻值远大于待测实体的电阻。综上所述，由于与待测实体连接的两个端口之间的走线电阻较大，使得待测实体 电阻测试结果精确度不高。
实用新型内容本实用新型实施例提供了一种范德堡电阻的测试电路，用以解决现有技术中由于 与待测实体连接的两个端口之间的走线电阻较大，使得待测实体电阻测试结果精确度不高 的问题。本实用新型的实施例提供了一种范德堡电阻的测试电路，该测试电路包括与待测实体连接的第一测量端(103)、与待测实体连接的第二测量端(104)、连接 待测实体和第一测量端(103)的第一走线(11)、连接待测实体和第二测量端(104)的第二 走线(12)。其中，第一走线(11)包括至少两条并联的导线；和/或第二走线(12)包括至少两条并联的导线。第一走线(11)包括的并联的导线数量和第二走线(12)包括的并联的导线数量相 同。第一走线(11)包括的并联的导线的材料与第二走线(12)包括的并联的导线的材 料相同。导线的材料是金属、N型掺杂半导体和P型掺杂半导体中的一种。金属导线通过孔(203)与N型掺杂半导体区域或者P型掺杂半导体区域并联在一 起。第一测量端(103)和/或第二测量端(104)是金属PAD(压焊块)端口。该范德堡电阻的测试电路还包括与待测实体连接的第三测量端(101)、与待测 实体连接的第四测量端(102)、连接待测实体和第三测量端(101)的第三走线(13)、连接待 测实体和第四测量端(102)的第四走线(14)。
3[0018]通过本实用新型实施例提供的测试电路，由于至少一个走线包括至少两条并联的 导线，将与背景技术中走线电阻值相同的电阻和另外一个电阻并联后，相比背景技术中的 走线电阻，并联后的总阻值一定小于背景技术中走线的电阻值，如果并联的导线数量越多 并联后的总阻值会越小，使得走线的电阻值相对于待测实体的电阻非常小，甚至可以忽略， 从而提高了待测实体电阻测试结果的精确度。
图1为本实用新型实施例第一种范德堡电阻的测试电路结构图；图2为本实用新型实施例一条金属导线与一条P型掺杂半导体区域并联后走线的 剖面图；图3为本实用新型实施例第二种范德堡电阻的测试电路结构图。
具体实施方式
参见图1，本实用新型实施例范德堡电阻的测试电路包括与待测实体连接的第 一测量端103、与待测实体连接的第二测量端104、连接待测实体和第一测量端103的第一 走线11、连接待测实体和第二测量端104的第二走线12。其中，第一走线11包括至少两条并联的导线；和/或第二走线12包括至少两条并联的导线。导线的材料可以是金属(比如铝等)、N型掺杂半导体和P型掺杂半导体中的一 种。比如，第一走线11包含三条并联的导线，三条导线的材料可以都是金属，也可以 其中一条是金属，另外两条是N型掺杂半导体。若第一走线11和第二走线12都包括并联的导线，第一走线11包括的并联的导线 的数量与第二走线12包括的并联的导线的数量可以相同，也可以不同；包括的并联的导线 的材料可以相同，也可以不相同。比如(1)第一走线11与第二走线12的包括的并联的导线的数量相同，并联的导 线的材料相同。具体的，第一走线11和第二走线12都包括两条并联的导线，并且都是一条 金属导线和一条N型掺杂半导体区域并联。(2)第一走线11与第二走线12包括的并联的导线的数量相同，并联的导线的材料 不相同。具体的，第一走线11和第二走线12都包括三条并联的导线，第一走线11的三条 导线中一条是金属导线，另外两条是N型掺杂半导体区域，走线12的三条导线中一条是金 属导线，一条是N型掺杂半导体区域，另一条是P型掺杂半导体区域。(3)第一走线11与第二走线12包括的并联的导线的数量不同，并联的导线的材料 不相同。具体的，第一走线11包括三条并联的导线，第二走线12包括四条并联的导线，第 一走线11的三条导线中一条是N型掺杂半导体区域，另外两条是P型掺杂半导体区域；第 二走线12的四条导线全是金属导线。 如果导线并联时需要将金属导线与N型掺杂半导体区域或者P型掺杂半导体区域 并联在一起，可以通过孔203将金属导线与N型掺杂半导体区域或者P型掺杂半导体区域 并联在一起，参见图2，为一条金属导线201通过孔203与一个P型掺杂半导体区域202并联后的剖面图。不同条数的导线并联或者不同材料的导线并联也可以参照此方法连接，在 此不再赘述。需要说明的是，本实用新型实施例并不局限于通过孔203并联的方式，其它能够 将多条导线并联的方式都适用本实用新型实施例。进一步地，第一测量端103和/或第二测量端104可以是金属PAD端口。此外，该测试电路还能包括与待测实体连接的第三测量端101、与待测实体连接 的第四测量端102、连接待测实体和第三测量端101的第三走线13、连接待测实体和第四测 量端102的第四走线14。在具体实施过程中，第三测量端101和第四测量端102分别与电流器的正、负极相 连，通过第三测量端101、第四测量端102给待测实体加载恒定电流，将电压器的正、负极分 别与第一测量端103、第二测量端104相连，测量第一测量端103和第二测量端104之间的 电压，根据电压值和电流值就可以得到电阻值。由于本实用新型中，第一走线11和/或第 二走线12包括至少两条并联的导线，从而有效降低了走线的电阻值，使得根据电压值和电 流值得到的电阻值更趋近于待测实体真实的电阻值。下面以第一走线11为一条金属导线与一条P型掺杂半导体区域并联的走线31和第二走线12为一条金属导线与一条P型掺杂半导体区域并联的走线32，第三 走线13为一条金属走线33和第四走线14为一条金属走线34，第一测量端103为金属PAD 端口 303，第二测量端104为金属PAD端口 304，第三测量端101为金属PAD端口 301，第四 测量端102为金属PAD端口 302的情况为例，并结合图3进行说明通过与电流器305正负极连接的端口 301、302将恒定电流112加载在待测实体 上，则端口 303到端口 304之间的电阻上流过的电流为恒定电流112，用电压器306测量端 口 303与端口 304之间的电压V34，由于待测实体到端口 303的走线31与待测实体到端口 304的走线32都包括两条并联的导线，并联后的总电阻值会远小于只采用单条金属导线作 走线的电阻值，也远小于只采用单条P型掺杂半导体区域作走线的电阻值。并联后走线电 阻相对待测实体的电阻来说电阻值非常小，甚至可以忽略不计，由此测得的电压V34就更 接近待测实体上的电压，通过公式R = 4. 532XV34/I12计算出来的电阻值就会更加接近待 测实体的电阻，从而提高了待测实体电阻测试结果的精确度。显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用 新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及 其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。
权利要求一种范德堡电阻的测试电路，其特征在于，包括与待测实体连接的第一测量端(103)、与待测实体连接的第二测量端(104)、连接待测实体和第一测量端(103)的第一走线(11)、连接待测实体和第二测量端(104)的第二走线(12)；其中，所述第一走线(11)包括至少两条并联的导线；和/或所述第二走线(12)包括至少两条并联的导线。
2.如权利要求1所述的测试电路，其特征在于，所述第一走线(11)包括的并联的导线 数量和所述第二走线(12)包括的并联的导线数量相同。
3.如权利要求2所述的测试电路，其特征在于，所述第一走线(11)包括的并联的导线 的材料与所述第二走线(12)包括的并联的导线的材料相同。
4.如权利要求3所述的测试电路，其特征在于，所述导线的材料是金属、N型掺杂半导 体和P型掺杂半导体中的一种。
5.如权利要求4所述的测试电路，其特征在于，金属导线通过孔(203)与N型掺杂半导 体区域或者P型掺杂半导体区域并联在一起。
6.如权利要求1 5任一所述的测试电路，其特征在于，所述第一测量端(103)和/或 所述第二测量端(104)是金属压焊块PAD端口。
7.如权利要求1 5任一所述的测试电路，其特征在于，该测试电路还包括 与所述待测实体连接的第三测量端(101)、与所述待测实体连接的第四测量端(102)、连接所述待测实体和第三测量端(101)的第三走线(13)、连接所述待测实体和第四测量端 (102)的第四走线(14)。
专利摘要本实用新型涉及半导体芯片测试领域，特别涉及一种范德堡电阻的测试电路，用以解决现有技术中由于与待测实体连接的两个测量端之间的走线电阻较大，使得待测实体电阻测试结果精确度不高的问题。本实用新型实施例范德堡电阻的测试电路包括与待测实体连接的第一测量端(103)、与待测实体连接的第二测量端(104)、连接待测实体和第一测量端(103)的第一走线(11)、连接待测实体和第二测量端(104)的第二走线(12)。其中，第一走线(11)和/或第二走线(12)包括至少两条并联的导线。采用本实用新型，降低了被测端之间的走线电阻，提高了待测实体电阻测试结果的精确度。
文档编号H01L21/66GK201732122SQ201020192158
公开日2011年2月2日 申请日期2010年5月11日 优先权日2010年5月11日
发明者赵文魁, 马万里 申请人:北大方正集团有限公司;深圳方正微电子有限公司