功率半导体器件的制作方法

专利名称：功率半导体器件的制作方法
技术领域：
该发明涉及一种碳化硅半导体装置等功率半导体器件。
背景技术：
在功率半导体器件中，已知有如下结构(例如，专利文献I):能够将电流检测用元件配置在同一衬底、并根据过电流检测来切断元件以保护元件。在专利文献I中记载有如下结构在将电流检测元件配置于同一衬底的IGBT (Insulated Gate BipolarTransistor :绝缘栅双极晶体管)等半导体器件的电流检测元件的电流检测用键合焊盘的下部形成了与基底区相同的P型区。另外，在专利文献2所述的由功率纵型金属-氧化膜-半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor :M0SFET)和二极管构成的功率 半导体器件中，如该文献的图I以及图2所示，在MOSFET的单元区域的周缘部、即与栅极焊盘部相邻接的区域，至少配置有一列二极管。这种二极管的每一个在MOSFET从接通(ON)状态向关断(OFF)状态进行转换时，吸收该文献的图2所示的、在正向偏置时从P阱以及P基底向漏极侧的N型半导体层内注入的空穴。因此，在MOSFET从正向偏置切换为反向偏置时，该文献的上述的结构能够防止该文献的图3所示的寄生晶体管的接通。这里，在该文献的上述结构中，如它的图2所示那样作为MOSFET的P阱的P基底经由背栅与源电极电连接。现有技术文献专利文献专利文献I :日本特开平8-46193号公报(p3、图19 图20)专利文献2 :日本特开平5-198816号公报(图f图3)

发明内容
发明所要解决的技术问题下面主要根据专利文献2的图2来说明本发明应该解决的问题。当将专利文献2所述的功率半导体器件的MOSFET从接通状态向关断状态进行转换时，MOSFET的漏极电压、即漏电极的电压急剧上升，根据情况有时会达到数百伏左右。由于该漏极电压的上升，经由耗尽层电容在漏电极侧和源电极侧分别产生位移电流，该位移电流在关断状态时产生于P阱与N-漏极层之间。如果是P阱或者P型的区域以与P阱同样的方式设置于N-漏极层中的部位，则该位移电流不仅产生于MOSFET的P阱，而且在二极管中也产生。关于这样产生的位移电流，产生在漏电极侧的位移电流原样地流过漏电极，而产生在源电极侧的位移电流则经由P阱或者P型区而流到源电极。在如专利文献2所示那样的功率半导体器件的情况下，如其现有技术例的说明中记载那样源电极和场板(field plate)电连接，因此在例如图2 (C)所示的截面中，流入栅极焊盘下的P阱内的位移电流在栅极焊盘下的P阱内，从MOSFET单元方向向与场板连接的接触孔流过，并经由场板而流入源电极。这里，栅极焊盘下的P阱的面积相对于MOSFET单元的P阱和二极管单元的P阱的面积非常大，因此当在栅极焊盘下的P阱流过位移电流时，由于在面积大的P阱自身以及接触孔存在一定程度大小的阻值的电阻，因此在P阱内产生具有不可忽视的值的电压。其结果，在距从P阱经由场板与源电极(通常与接地电位连接)电连接的部位(接触孔)的平面方向的距离大的P阱内的位置处产生较大的电位。该电位随着位移电流变得越大而变得越大，随着上述漏极电压V对于时间t的变动dV/dt变得越大而变得越大。另外，该电位不仅产生于栅极焊盘下的P阱，如专利文献I那样，在与电流检测元 件连接的电流检测用键合焊盘那样的面积大的焊盘下的P阱中也同样地产生。解决技术问题的技术方案本发明的功率半导体器件，具备第I导电型的半导体衬底;第I导电型的漂移层，形成于所述半导体衬底的第I主面；第2导电型的主单元阱区，在所述漂移层的表层的一部分并排多个而形成；第2导电型的感测单元阱区，在所述漂移层的表层的一部分与所述主单元阱区隔开地并排多个而形成;第2导电型的感测焊盘阱区，在所述感测单元阱区的周围与所述感测单元阱区以及所述主单元阱区隔开地形成、且面积比所述主单元阱区以及所述感测单元阱区大；栅绝缘膜，形成于所述感测单元阱区以及所述主单元阱区之上；场绝缘膜，形成于所述感测焊盘阱区之上、且膜厚比所述栅绝缘膜大；源极焊盘，经由感测焊盘阱接触孔和源极接触孔而将所述感测焊盘阱区和所述主单元阱区电连接，所述感测焊盘阱接触孔贯通所述场绝缘膜而形成于所述感测焊盘阱区之上，所述源极接触孔贯通所述栅绝缘膜而形成于所述主单元阱区之上；感测焊盘，经由贯通所述栅绝缘膜而形成于所述感测单元阱区之上的感测源极接触孔而与所述感测单元阱区电连接；栅电极，经由所述栅绝缘膜而形成于所述主单元阱区以及所述感测单元阱区上；栅极焊盘，与所述栅电极电连接；以及漏电极，形成于所述半导体衬底的第2主面。发明效果根据本发明的功率半导体器件，即使在能够内置电流传感器等传感器来监视电流值等的功率半导体器件中，在将具备传感器焊盘的功率半导体器件进行高速驱动的情况下，也不向栅绝缘膜施加强电场，而能够抑制栅绝缘膜的介质击穿，能够提供一种可靠性更高的功率半导体器件。


图I是示意性地表示本发明的实施方式I中的功率半导体器件的俯视图。图2是示意性地表示本发明的实施方式I中的功率半导体器件的俯视图。图3是示意性地表示本发明的实施方式I中的功率半导体器件的一部分的截面的截面图。图4是示意性地表示本发明的实施方式I中的功率半导体器件的一部分的截面的截面图。图5是示意性地表示用于说明本发明的实施方式I中的功率半导体器件的制造工序的、功率半导体器件的一部分的截面图。图6是示意性地表示用于说明本发明的实施方式I中的功率半导体器件的制造工序的、功率半导体器件的一部分的截面图。图7是说明本发明的实施方式I中的功率半导体器件的等效电路模型的电路图。图8是示意性地表示本发明的实施方式I中的功率半导体器件的一个方式的截面图。图9是不意性地表不本发明的实施方式I中的功率半导体器件的一个方式的一部分的俯视图。图10是示意性地表示本发明的实施方式I中的功率半导体器件的一个方式的俯视图。
图11是示意性地表示本发明的实施方式I中的功率半导体器件的一个方式的俯视图。图12是示意性地表示本发明的实施方式I中的功率半导体器件的一个方式的俯视图。图13是示意性地表示本发明的实施方式2中的功率半导体器件的俯视图。图14是示意性地表示本发明的实施方式2中的功率半导体器件的一部分的截面图。
具体实施例方式实施方式I.在本发明的实施方式I中，使用以纵型η型沟道碳化硅MOSFET为主的器件作为内置了电流传感器的功率半导体器件的一个例子而进行说明。另外，在下述各实施方式中，以第I导电型为η型、第2导电型为P型来进行说明，但是半导体的导电型也可以与其相反。图I是从顶面示意性地观看作为本发明的实施方式I的功率半导体器件的、以碳化硅MOSFET为主的功率半导体器件的俯视图。在图I中，在功率半导体器件的顶面的中央部，形成有源极焊盘10。在从源极焊盘10的顶面所见的一侧，形成有栅极焊盘11。另外，以包围源极焊盘10的方式,从栅极焊盘11延伸而形成有栅极布线(gate wiring) 12。而且，在源极焊盘10的内部的一部分形成有感测焊盘13。源极焊盘10与在源极焊盘10的下部设置的多个主单元的MOSFET的源极电连接，感测焊盘13与在感测焊盘13的下部设置的多个感测单元的MOSFET的源极电连接。另外，栅极焊盘11以及栅极布线12与主单元以及感测单元的MOSFET的栅极电连接，将从外部的控制电路提供的栅极电压施加给栅电极。图2是本实施方式中的功率半导体器件的俯视图，其中从上部透视比图I所示的源极焊盘10、栅极焊盘11等层更下部的层。在图2中，在图I所示的感测焊盘13的下部，贯通层间绝缘膜(未图示)等绝缘膜而形成有多个被称为感测源极接触孔(sense sourcecontact hole)62的孔。在各感测源极接触孔62的下部的碳化娃层,形成有p型碳化娃的感测单元阱区42。另外，以从顶面看时包围多个感测源极接触孔62以及感测单元阱区42的方式，形成有感测单元外围阱区43以及感测单元外围阱接触孔63。感测单元外围阱接触孔63贯通层间绝缘膜等绝缘膜而形成，感测单元外围阱区43以示出P型的性质的方式形成于感测单元外围阱接触孔63的下部的碳化硅层。而且，从顶面看时在感测单元外围阱区43以及感测单元外围阱接触孔63的外侧，在感测焊盘13的下方，形成有感测焊盘阱区44以及感测焊盘阱接触孔64。感测焊盘阱接触孔64贯通层间绝缘膜等绝缘膜而形成，感测焊盘阱区44以示出P型的性质的方式形成于碳化娃层。另外，在源极焊盘10和感测焊盘13的 边界处在源极焊盘10内的下方，以从顶面看时包围感测焊盘阱区44以及感测焊盘阱接触孔64的方式，形成有感测焊盘边界阱区45以及感测焊盘边界阱接触孔65。感测焊盘边界阱接触孔65贯通层间绝缘膜等绝缘膜而形成，感测焊盘边界阱区45以示出P型的性质的方式形成于碳化硅层。在源极焊盘10的下部，以当从顶面看时包围感测焊盘边界阱区45以及感测焊盘边界阱接触孔65的方式，形成有多个主单元。在各主单元中，在贯通层间绝缘膜等绝缘膜而形成的源极接触孔61的下部的碳化硅层，形成有P型碳化硅的主单元阱区41。另外，在源极焊盘10的外围的下部，以从顶面看时包围多个主单元的方式，形成有外围边界阱区47、外围边界阱接触孔67，而且在其外侧，形成有外围阱区46、外围阱接触孔66。外围边界阱区47以及外围阱区46由P型碳化硅构成，外围边界阱接触孔67以及外围阱接触孔66贯通层间绝缘膜等绝缘膜而形成。外围阱区46还形成于栅极焊盘11的下部，在外围部的外围阱区46的上部形成有图I中说明的栅极布线12。另外，在从顶面看时外围阱区46的更外侧的碳化硅的区域，形成有P型的接合终端结构(Junction Termination Extension :JTE)区域 40。在包含一部分漂移层21的主单元阱区41、感测单元阱区42、感测单元外围阱区43、感测焊盘边界阱区45、外围边界阱区47等碳化硅的区域的上部，形成有栅绝缘膜(未图示)，另外，在包含一部分漂移层21的感测焊盘阱区44、外围阱区46等碳化硅的区域的上部，形成有比栅绝缘膜厚的场绝缘膜(未图示)。在图2的俯视图中，栅绝缘膜场绝缘膜边界33表示栅绝缘膜与场绝缘膜的边界。图3以及图4分别是示意性地表示图2的俯视图的A-A’部分的截面、B_B’部分的截面的本实施方式中的功率半导体器件的截面示意图。在图3以及图4中，在由η型、低阻抗的碳化硅构成的衬底20的表面上，形成有由η型的碳化硅构成的漂移层21。在感测焊盘13的下方的漂移层21的表层部的一部分，形成有由P型的碳化硅构成的多个感测单元阱区42。与感测单元阱区42在截面横方向隔着规定的间隔，而在漂移层21的表层部形成有P型碳化硅的感测单元外围阱区43。与感测单元外围阱区43在截面横方向隔着规定的间隔，而在漂移层21的表层部形成有P型碳化硅的感测焊盘阱区44。而且，与感测焊盘阱区44隔着规定的间隔，而在漂移层21的表层部形成有感测焊盘边界阱区45。另外，与感测焊盘边界阱区45在截面横方向隔着规定的间隔，而在漂移层21的表层部形成有多个P型碳化硅的主单元阱区41。在从顶面看本实施方式的功率半导体器件时形成多个主单元阱区41的主单元区域的外侧(图4的右侧)的漂移层21的表层部，距离最外围的主单元阱区41隔着规定的间隔，而形成有P型碳化硅的外围边界阱区47。另外，在外围边界阱区47的更外侧(图4的右侦D的漂移层21的表层部，与外围边界阱区47隔着规定的间隔，而形成有P型碳化硅的外围阱区46。在外围阱区46的更外侧的漂移层21的表层部，形成有P型碳化硅的JTE区域
40。而且，虽然在图2中没有图示说明，但是在JTE区域40的外侧(图4的右侧)，隔着规定的间隔而形成有η型碳化娃的场停止区(field stopper region) 83。另外，在主单元阱区41的截面横方向内侧的表层部，形成有η型的主源极区域81，在其更内侧形成有低阻抗P型的接触区91。同样地，在感测单元阱区42的截面横方向内侧的表层部，形成有η型的感测源极区域82，在其更内侧形成有低阻抗P型的接触区92。在感测焊盘阱区44、外围阱区46以及JTE区域40的上部，形成有场绝缘膜31，在主单元阱区41、感测单元阱区42、感测单元外围阱区43、感测焊盘边界阱区45、外围边界阱区47的上部，形成有栅绝缘膜30。在栅绝缘膜30以及场绝缘膜31的上部，部分地形成有栅电极50，在栅绝缘膜30、 场绝缘膜31以及栅电极50的上部，形成有层间绝缘膜32。在栅绝缘膜30、场绝缘膜31、层间绝缘膜32的规定的位置处，如图2中说明那样，形成有源极接触孔61、感测源极接触孔62、感测单元外围阱接触孔63、感测焊盘阱接触孔64、感测焊盘边界阱接触孔65、外围阱接触孔66、以及外围边界阱接触孔67。在源极接触孔61、感测源极接触孔62、感测单元外围阱接触孔63、感测焊盘阱接触孔64、感测焊盘边界阱接触孔65、外围阱接触孔66、外围边界阱接触孔67的下部，分别形成有低阻抗P型碳化硅的接触区9广97。另外，以将感测源极接触孔62和感测单元外围阱接触孔63连接的方式，形成有感测焊盘13。而且，以将源极接触孔61、感测焊盘阱接触孔64、感测焊盘边界阱接触孔65、夕卜围边界阱接触孔67、外围阱接触孔66连接的方式，形成有源极焊盘10。而且，为了降低各阱区4广47与源极焊盘10或者感测焊盘13之间的阻抗，而在源极接触孔61、感测源极接触孔62、感测单元外围阱接触孔63、感测焊盘阱接触孔64、感测焊盘边界阱接触孔65、外围阱接触孔66以及外围边界阱接触孔67的底面，形成有欧姆电极71。另外，在衬底20的相反侧经由背面欧姆电极72而形成有漏电极14。另外，用于连接场绝缘膜31上的栅电极50与栅极布线12或者栅极焊盘11的栅极接触孔68贯通层间绝缘膜32而形成。这里，在本实施方式的功率半导体器件的P型的各阱区(4广47)与η型的漂移层21之间形成ρη 二极管，在主单元阱区41形成有主MOS 二极管(Dl )、在感测单元阱区42形成有感测MOS 二极管(D2)、在感测单元外围阱区43形成有感测单元外围二极管(D3)、在感测焊盘阱区44形成有感测焊盘二极管(D4)、在感测焊盘边界阱区45形成有感测焊盘边界二极管(D5)。另外，在外围阱区46与漂移层21之间形成有外围阱二极管(D6)，在外围边界阱区47与漂移层21之间形成有外围边界阱二极管(D7)。JTE区域40与漂移层21之间的二极管与外围阱二极管(D6 )连接，因此被看作外围阱二极管(D6 )的一部分。接着，使用图5、图6来说明本实施方式的功率半导体器件的制造方法。图5以及图6是用于说明本实施方式的功率半导体器件的制造工序的、示意性地表示功率半导体器件的一部分的截面图，在图5以及图6中，Ca)与图2的A-A’截面部相对应，(b)与图2的B-B’截面部的截面图相对应。下面，按照顺序说明本实施方式的功率半导体器件的制造方法。
首先，在η型、低阻抗的碳化硅半导体的衬底20上的表面(第I主面)上，通过化学气相沉积(Chemical Vapor Deposition :CVD)法来外延生长由 I X IO13CnT3 I X IO18CnT3 的 η型的杂质浓度、Γ200 μ m厚的碳化硅构成的漂移层21。作为碳化硅半导体的衬底20，使用在第I主面的晶面取向(0001)面具有4H的多型、且相对于c轴方向倾斜8°以下的衬底，但是其它的晶面取向、多型、倾斜角度也可以，另外也可以不倾斜。接着，如图5所示，在漂移层21的表面的规定的位置，通过离子注入法来形成P型的主单元阱区41、p型的感测单元阱区42、p型的感测单元外围阱区43、p型的感测焊盘阱区44、p型的感测焊盘边界阱区45、p型的外围阱区46、p型的外围边界阱区47、p型的JTE区域40、η型的主源极区域81、η型的感测源极区域82、η型的场停止区83、以及ρ型的接触区9Γ97。作为进行离子注入的ρ型杂质，优选为Al (铝)或者B (硼)，作为进行离子注入的η型杂质，优选为N (氮)或者P (磷)。另外，离子注入时的衬底20的加热，可以不积极地进行，或者可以在20(T80(TC下进行加热。 各阱区4广47、JTE区域40的深度需要设定为不会比作为外延结晶生长层的漂移层21的底面更深，例如设为O. 3 2μπι的范围的值。各阱区4广47的ρ型杂质浓度设定为比漂移层21的杂质浓度高、且I X IO15Cm^l X IO19CnT3的范围内。通过将各阱区4广47的深度以及杂质浓度设为相同，能够简化制造工序，或者通过使面积大的感测焊盘阱区44、外围阱区46的杂质浓度比其它的阱区的杂质浓度高，能够降低后述的位移电流所产生的电压。关于主源极区域81、感测源极区域82的深度，其底面设定为不越过主单元阱区
41、感测单元阱区42的底面，其η型杂质浓度设定为比主单元阱区41、感测单元阱区42的P型杂质浓度高、且设定为lX1017Cm_3 lX1021Cm_3的范围内。关于场停止区83，只要以与主源极区域81、感测源极区域82相同的条件形成即可。但是，只在漂移层21的最表面附近，为了提高MOSFET的沟道区域中的导电性，各阱区4广47的各自的ρ型杂质浓度也可以比漂移层21的η型杂质浓度低。关于接触区97，设置为分别将欧姆电极71夹在中间，而用于获得各阱区4广47与源极焊盘10或者感测焊盘13的良好的电接触，希望设定为比各阱区4广47的ρ型杂质浓度更高浓度的杂质浓度。另外，在使接触区97低阻抗化方面，希望在将这些高浓度的杂质进行离子注入时，将衬底20加热到150°C以上来进行离子注入。接着，在氩(Ar)气或者氮气等惰性气体气氛中、或者在真空中，进行150(T220(TC的温度范围、O. 5飞O分钟的范围的时间的退火，以电的方式使离子注入的杂质活性化。在进行该退火时，可以在以碳膜覆盖衬底20以及形成于其上的膜的状态下进行退火。通过以碳膜覆盖来退火，能够防止退火时的装置内的残留水分、残留氧等所产生的碳化硅表面的粗糙的产生。接着，通过将如上述那样离子注入的漂移层21的表面进行牺牲氧化来形成热氧化膜，通过由氢氟酸将该热氧化膜去除，来去除离子注入的漂移层21的表面变质层来使清洁的面露出。接着，使用CVD法、光刻技术等，来在与上述的主单元区域、感测单元区域大致相对应的位置以外的位置形成被称为场绝缘膜31的、膜厚为O. 5 2μπι左右的二氧化硅膜。此时，例如只要能够在将场绝缘膜31形成于整个面之后，对与两个单元区域大致相对应的位置的场绝缘膜31进行光刻、蚀刻等即可。此外，在贯通场绝缘膜31来形成接触孔的位置处，事先去除场绝缘膜31。
接着，如图6中示出其截面图那样，在以主单元阱区41以及感测单元阱区42为中心的活性区域，使用热氧化法或者沉积法来形成栅绝缘膜30，该栅绝缘膜30厚度比场绝缘膜31小，例如由厚度为场绝缘膜31的1/10左右的二氧化硅膜构成。作为栅绝缘膜30的膜厚，只要是30nm以上300nm以下即可，更优选为50nm以上150nm以下即可。此外，该膜厚值取决于以何种程度的栅极电压以及栅极电场来使MOSFET进行驱动(转换工作)，优选为作为栅极电场(施加给栅绝缘膜30的电场)为3MV/cm以下的大小即可。接着，如图6所示，在栅绝缘膜30以及场绝缘膜31之上，使用CVD法、光刻技术等来在规定的部位形成多晶硅材料的栅电极50。用于该栅电极50的多晶硅，希望包含P或B而为低阻抗。P或B既可以在多晶硅的成膜中导入，或者可以在成膜后通过离子注入法等来导入。接着，在栅电极50等之上，通过CVD法等沉积法来形成由二氧化硅膜构成的层间 绝缘膜32。接着，使用光刻技术、干法蚀刻技术来去除作为源极接触孔61、感测源极接触孔62、感测单元外围阱接触孔63、感测焊盘阱接触孔64、感测焊盘边界阱接触孔65、外围边界阱接触孔67、外围阱接触孔66的部位的层间绝缘膜32。这里，可以同时形成后述的栅极接触孔68来简化制造工序。接着，在通过溅射法等形成以Ni为主成分的金属膜之后，进行60(Tll0(rC的温度的热处理，使以Ni为主成分的金属膜与碳化硅层进行反应，来在碳化硅层与金属膜之间形成硅化物。接着，将反应得出的硅化物以外的残留在层间绝缘膜32上的金属膜通过利用硫酸、硝酸、盐酸中的某一个、或者它们和过氧化氢液的混合液等的湿蚀刻来去除。这样，形成于源极接触孔61、感测源极接触孔62、感测单元外围阱接触孔63、感测焊盘阱接触孔64、感测焊盘边界阱接触孔65、外围边界阱接触孔67、外围阱接触孔66内的硅化物成为图3、图4所示的欧姆电极71，对主源极区域81等η型的碳化硅区域与主单元阱区41等ρ型的碳化硅区域的双方进行欧姆连接。而且，使用光刻技术、干法蚀刻技术，来去除作为栅极接触孔68的部位的层间绝缘膜32。接着，通过在衬底20的背面(第2主面)形成以Ni为主成分的金属并进行热处理，在衬底20的背侧形成背面欧姆电极72。之后，在此前处理所得的衬底20的表面，通过溅射法或者蒸镀法来形成Al等布线金属，通过由光刻技术来加工为规定的形状，形成源极焊盘10、栅极焊盘11、栅极布线12以及感测焊盘13。进而，通过在衬底的背面的背面欧姆电极72的表面上形成金属膜来形成漏电极14，从而能够制造图3、图4中表示其截面图的功率半导体器件。接着，以电路的方式来说明本实施方式的功率半导体器件的结构。图7是说明本实施方式的功率半导体器件的结构的等效电路图。如图7所示，在本实施方式的功率半导体器件中，在主MOSFET (主单元的MOSFET Ml)的一部分具有主MOS 二极管(D1，体二极管)，另外在感测MOSFET (感测单元的MOSTEF M2)的内部具有感测MOS 二极管(D2，体二极管)。主MOSFET(Ml)的栅极和感测MOSFET(M2)的栅极都与栅极焊盘11或者栅极布线12连接。另外，主MOSFET (Ml)的源极与源极焊盘10连接，感测MOSFET (M2)的源极与感测焊盘13连接。如图3以及图4中说明那样，在ρ型的各阱区(4广47)与η型的漂移层21之间，形成有ρη 二极管(DfD7)，各二极管的阴极与漏电极14连接。另外，主MOS 二极管(Dl )、感测焊盘二极管(D4)、感测焊盘边界二极管(D5)、外围阱二极管(D6)以及外围边界阱二极管(D7)的阳极与源极焊盘10连接，感测MOS 二极管(D2)以及感测单元外围二极管(D3)的阳极与感测焊盘13连接。接着，说明本实施方式的功率半导体器件的工作。在施加图7的等效电路图的栅极焊盘11 (栅极布线12)的电压使得主MOSFET (Ml)以及感测MOSFET (M2)从接通状态转换为关断状态的情况下，主MOSFET (Ml)以及感测MOSFET (M2)的漏极电压、即漏电极14的电压急剧上升，从大致OV变化为数百V。由此，蓄积在主MOS 二极管(Dl )、感测MOS 二极管(D2)、感测单元外围二极管(D3)、感测焊盘二极管(D4)、感测焊盘边界二极管(D5)、外围阱二极管(D6)以及外围边界阱二极管(D7)的电荷在阴极侧从漂移层21通过衬底20而移动到漏电极14，在阳极侧从各阱区4广47以及JTE区域40分别经由接触孔而移动到源极焊盘10或者感测焊盘13。在此，这些电荷的移动成为位移电流。此时，根据流过阳极侧的位移电流，产生由还包含接触孔附近的接触阻抗的、位移 电流所流过的区域的阻抗值与位移电流的值所决定的电压，但是主单元阱区41、感测单元阱区42被分为各个的单位单元而面积不大，因此内部的寄生阻抗也小，即使流过大的电流，所产生的电压也能够限制为一定程度的值。另一方面，结合了外围阱区46和与之相连的JTE区域40的ρ型的区域、感测焊盘阱区44的面积大，且具有远离接触孔的漂移区，因此该电流路径的阻抗值变得较大，在接触孔附近产生的电压也为大的值。此外，随着到上述漏极电压V对于时间t的变动dV/dt变得越大，在该接触孔附近产生的电压变大。当在产生这样大电位的阱区之上经由栅绝缘膜30形成栅电极50时，在将MOSFET设为关断状态而电压大致为OV的栅电极50与产生大电位的部位之间的栅绝缘膜30有时会介质击穿。在本实施方式的功率半导体器件中，由膜厚比栅绝缘膜30大的场绝缘膜31来覆盖面积大的感测焊盘阱区44，在场绝缘膜31上形成有栅电极50，因此即使在以高dV/dt条件下进行工作而在感测焊盘阱区44中产生以位移电流为起因的大的值的电压的情况下，也能够减小产生于栅绝缘膜30的电场，能够获得可靠性高的功率半导体器件。这里,对使用了碳化娃等的宽能带隙(wide band-gap)半导体材料的MOSFET进行高速驱动、即以高dV/dt来进行驱动的情况另行进行说明。在作为使用了以往的Si (娃)的单极元件的Si-MOSFET中，作为工作速度如果为20V/nsec以上则为较高速度的工作，而如果在IkV左右至其以上的高电压来进行工作时，则导通损耗变得非常大，因此其工作电压限于数十 数百V。因此，在IkV左右至其以上的高电压区域，专门利用Si-IGBT (Insulated Gate Bipolar Transistor :绝缘栅双极晶体管)。但是，IGBT是双极元件，因此由于少数载流子的影响而难以获得如单极元件那样的高速转换特性。即，即使使dV/dt增加，也无法大大降低转换损耗，因此不需要以高dV/dt进行驱动，最多以数V/nsec左右的工作速度来使用。与此相对，在使用了碳化硅等宽能带隙半导体材料的MOSFET中，即使在IkV以上的高电压区域中，也能够获得低的导通损耗，另外，由于是单极元件，因此能够进行高速工作，能够通过高速转换来降低转换损耗，因此能够进一步降低转换器工作时的损耗。
像这样的在IkV以上的高电压区域工作、例如10V/nsec以上的高速转换这样的、在以往的Si元件中没有的工作环境中，由于如专利文献I的例子中说明那样的转换时的位移电流而在P阱产生的电压变得更显著。而且,在使用碳化娃半导体材料来形成这种MOSFET的情况下。在碳化娃的带隙内不存在具有足够浅的P型的杂质水平的元素，因此在室温附近无法获得阻抗率低的P型碳化硅，另外该P型碳化硅与金属的接触阻抗也变高。因而，在使用碳化硅来构成MOSFET功率半导体器件的情况下，特别是由P型碳化硅构成的P阱以及它与金属的的接触阻抗的值变大’由位移电流所产生的电压也变大。由于这样的理由，在以高dV/dt来驱动使用宽能带隙半导体材料、尤其是碳化硅的MOSFET功率半导体器件的情况下，由转换时的位移电流所产生的电压格外变大。与此相对，根据由宽能带隙半导体材料构成的本实施方式的功率半导体器件，SP使以lOV/nsec等高dV/dt条件进行工作，也能够将施加给作为栅绝缘膜30的二氧化硅膜的电场减小到3MV/cm左右以下，能够获得可靠性高的功率半导体器件。另外，根据在本实施方式中说明的功率半导体器件的制造方法，通过将贯通场绝缘膜31的接触孔的位置的场绝缘膜与形成栅绝缘膜30的位置同样地进行处理，相对于以往的功率半导体器件的制造方法，不增加制造工序就能够制造本实施方式的功率半导体器件。此外，在本实施方式的功率半导体器件中，场绝缘膜31设为覆盖感测焊盘阱区44的大小的膜，但是场绝缘膜31可以覆盖比感测焊盘阱区44宽的范围，可以如图8中表示其截面图例子那样，扩展到感测单元阱区42的上部、感测焊盘边界阱区45的上部。通过设为图8的截面图的结构，能够在场绝缘膜31端部处降低由位移电流所产生的电压的影响。另外，可以将感测焊盘边界阱区45和外围边界阱区47相连而形成。图9是表示在感测焊盘13与栅极布线12相邻而形成的情况下的功率半导体器件的主要的碳化硅的层的俯视图。在图9中，具有兼用感测焊盘边界阱区45和外围边界阱区47的部分。而且，在将感测焊盘13和栅极布线12进行分离、与栅极焊盘11相比感测焊盘13的面积小的情况下，可以如在图10中表示其平面透视图那样，在感测焊盘13的下部和栅极布线12的下部相互相连场绝缘膜31。此外，关于源极焊盘10、栅极焊盘11、感测焊盘13等的形状，不限于本实施方式所示的形状，也可以是其它的形状。例如关于感测焊盘13的形状示出了长方形的形状，但是也可以如图11中表示其俯视图那样，设为从长方形具有突起的形状来在突起部分的下部形成感测单元(感测单元阱区42)。通过在突起部分的下部设置感测单元，即使在感测焊盘13的本体(长方形部分)的上部形成导线接合等的情况下，也能够将对感测单元的特性造成的影响抑制到最小限度。另外，也可以如图12中表示其平面透视图那样将外围阱区46和外围边界阱区47相连而形成。此外，在本实施方式的功率半导体器件中由碳化硅半导体来构成，因此在栅极布线12的外侧没有设置一般在硅半导体中应用的、提供接地电位的称为场板的布线、称为场环的布线、与场停止区83连接的布线。这是因为碳化硅半导体自身的介质击穿电场大。
另外，各阱的间隔既可以相同，也可以不同。例如，关于感测单元外围阱区43与感测焊盘阱区44的间隔、以及感测焊盘阱区44与感测焊盘边界阱区45的间隔、外围阱区46与外围边界阱区47的间隔，由于在这些间隔的上部的全部或者一部分形成有场绝缘膜31，而希望设为比相邻接的主单元的阱间的间隔窄。另外，当漂移区的间隔过宽时，施加给设置于该间隔之上的场绝缘膜31等绝缘膜的电场增加，有时使功率半导体器件的可靠性下降。此外，也可以通过同时退火来形成背面欧姆接点72和欧姆接点71。另外，欧姆电极71的金属间化合物等材料既可以根据接触孔而改变，也可以相同。用于源极接触孔61等的欧姆电极71要求在η型碳化硅和ρ型的碳化硅的双方进行欧姆接触，但是用于各阱接触孔的欧姆电极71只要与ρ型的碳化硅的双方进行欧姆接触既可，只要根据目的来适当选择即可。另外，在用于形成欧姆电极71的硅化物的热处理时，也可以在去除了残留在层间 绝缘膜32上的金属膜之后再次进行热处理。通过将后来的热处理设为更高温，能够获得更低阻抗的欧姆接触。另外，在用于形成欧姆电极71的硅化物的热处理时，如果形成有栅极接触孔，则多晶硅的栅电极50和金属膜形成硅化物，能够获得低阻抗的栅极接触。此外，在本实施方式的功率半导体器件中，感测焊盘阱区44、外围阱区46等的面积大的阱区的电位被固定，因此不需要设置场板等结构，能够实现元件的小型化。实施方式2.图13是从顶面通过透视所见的本发明的实施方式2的功率半导体器件的俯视图。另外，图14是示意性地表示图13的俯视图的C-C’部分的截面的本实施方式中的功率半导体器件的截面示意图。在本实施方式的功率半导体器件中，如图13以及图14所示，将实施方式I的功率半导体器件的P型的感测焊盘阱区44和P型的感测焊盘边界阱区45相连而形成，感测焊盘阱接触孔64和感测焊盘边界阱接触孔65相接近而形成。另外，感测焊盘阱区44与源极焊盘10电连接。关于其它的部分，与在实施方式I中所说明的相同，因此省略说明。在本实施方式中，面积大的感测焊盘阱区44被场绝缘膜31覆盖，因此在即使以高dV/dt条件进行工作而在感测焊盘阱区44中产生起因于位移电流的大的值的电压的情况下，也能够抑制产生于栅绝缘膜30的电场，能够获得可靠性高的功率半导体器件。此外，可以与实施方式I的功率半导体器件同样地将外围阱区46和外围边界阱区47相连而形成。此外，在上述实施方式1、2中公开了形成于单元区域的半导体元件为纵型的MOSFET的情况，但是即使通过在例如图3的衬底20与背面侧的背面欧姆电极72之间设置第2导电型的集电极层，来构成具有IGBT的单元区域的半导体元件，对具有IGBT的单元区域的半导体元件同样也能够达到上述的本发明的效果。因而，本发明的效力所及的范围是作为MOSFET或者IGBT等的具有MOS结构的转换元件的半导体元件。此外，在半导体元件为IGBT的情况下，MOSFET的漏极与集电极相当、MOSFET的源极与发射极相当。另外，在主单元以及感测单元的沟道区域与衬底20表面垂直地形成的沟槽型MOSFET中，通过具备贯通感测焊盘13的下部的场绝缘膜31而与感测焊盘阱区44连接的感测焊盘阱接触孔64，在以高速进行关断的情况下，也能够降低在面积大的感测焊盘附近的栅绝缘膜30附近的、由位移电流所产生的电压，能够减小栅绝缘膜30所感应的电场的大小。另外，如果具备上述实施方式1、2中所示的功率半导体器件结构，则本发明的效果不取决于其制造方法，使用实施方式I所记载的制造方法以外的制造方法来制造的功率半导体器件结构，也能够获得可靠性高的功率半导体器件结构。而且，在本发明中，除了将在实施方式1、2中所记载的具有MOSFET结构的半导体元件自身狭义地定义为“半导体装置”之外，例如还将具有该MOSFET结构的半导体元件、对该半导体元件反向并联连接的续流二极管、生成并施加该半导体元件的栅极电压的控制电路等一起搭载于引线框而被封装的转换器模块那样的、安装了半导体元件的功率模块自身也广义地定义为“半导体装置”。附图标记说明10 :源极焊盘；11 :棚极焊盘；12 :棚极布线；13 :感测焊盘；14 :漏电极；20 :衬底； 21 :漂移层；30 :栅绝缘膜；31 :场绝缘膜；32 :层间绝缘膜；33 :栅绝缘膜场绝缘膜边界；40 JTE区域；41 :主单元阱区；42 :感测单元阱区；43 :感测单元外围阱区；44 :感测焊盘阱区；45 :感测焊盘边界阱区；46 :外围阱区；47 :外围边界阱区；50 :栅电极；61 :源极接触孔；62 :感测源极接触孔；63 :感测单元外围阱接触孔；64 :感测焊盘阱接触孔；65 :感测焊盘边界阱接触孔；66 :外围阱接触孔；67 :外围边界阱接触孔；68 :栅极接触孔；71 :欧姆电极；72 :背面欧姆电极；81 :主源极区域；82 :感测源极区域；83 :场停止区；9广97 :接触区；Dl :主MOS 二极管；D2 :感测MOS 二极管；D3 :感测单元外围二极管；D4 :感测焊盘二极管；D5 :感测焊盘边界二极管；D6 :外围阱二极管；D7 :外围边界阱二极管；M1 :主MOSFET ；M2 感测 MOSFET。
权利要求
1.一种功率半导体器件，其特征在于，具备 第I导电型的半导体衬底； 第I导电型的漂移层，形成于所述半导体衬底的第I主面； 第2导电型的主单元阱区，在所述漂移层的表层的一部分并排多个而形成； 第2导电型的感测单元阱区，在所述漂移层的表层的一部分与所述主单元阱区隔开地并排多个而形成； 第2导电型的感测焊盘阱区，在所述感测单元阱区的周围与所述感测单元阱区以及所述主单元阱区隔开地形成、且面积比所述主单元阱区以及所述感测单元阱区大； 栅绝缘膜，形成于所述感测单元阱区以及所述主单元阱区之上； 场绝缘膜，形成于所述感测焊盘阱区之上、且膜厚比所述栅绝缘膜大； 源极焊盘，经由感测焊盘阱接触孔和源极接触孔而将所述感测焊盘阱区和所述主单元阱区电连接，所述感测焊盘阱接触孔贯通所述场绝缘膜而形成于所述感测焊盘阱区之上，所述源极接触孔贯通所述栅绝缘膜而形成于所述主单元阱区之上； 感测焊盘，经由贯通所述栅绝缘膜而形成于所述感测单元阱区之上的感测源极接触孔而与所述感测单元阱区电连接； 栅电极，经由所述栅绝缘膜而形成于所述主单元阱区以及所述感测单元阱区上； 栅极焊盘，与所述栅电极电连接；以及 漏电极，形成于所述半导体衬底的第2主面。
2.根据权利要求I所述的功率半导体器件，其特征在于，具备 第2导电型的感测单元外围阱区，在多个感测单元阱区与感测焊盘阱区之间、与所述感测单元阱区以及所述感测焊盘阱区隔开地形成；以及 感测单元外围阱接触孔，形成于所述感测单元外围阱区上，并将感测焊盘与所述感测单元外围阱区电连接。
3.根据权利要求I所述的功率半导体器件，其特征在于，具备 第2导电型的感测焊盘边界阱区，形成于感测焊盘阱区的周围；以及感测焊盘边界阱接触孔，形成于所述感测焊盘边界阱区上，并将源极焊盘与所述感测焊盘边界阱区电连接。
4.根据权利要求3所述的功率半导体器件，其特征在于， 感测焊盘阱区与感测焊盘边界阱区在漂移层内相连。
5.根据权利要求广4中任一项所述的功率半导体器件，其特征在于，具备 第2导电型的外围阱区，以包围多个所述主单元阱区的方式形成于漂移层；以及外围阱接触孔，贯通场绝缘膜而设置于所述外围阱区上，并将所述外围阱区与源极焊盘电连接。
6.根据权利要求广5中任一项所述的功率半导体器件，其特征在于， 漂移层由碳化硅构成。
全文摘要
在具备感测焊盘的进行高速转换的功率半导体器件中，由于在进行转换时流过位移电流并与该电流通路的阻抗相互作用，而在感测焊盘下部的阱区产生高电压，有时由于高电压而导致如栅绝缘膜那样的薄的绝缘膜被介质击穿从而破坏功率半导体器件。本发明的功率半导体器件具备设置在感测焊盘下部的阱区之上、并贯通比栅绝缘膜厚的场绝缘膜来与源极焊盘连接的感测焊盘阱接触孔，因此能够提高可靠性。
文档编号H01L29/78GK102947934SQ20108006769
公开日2013年2月27日 申请日期2010年6月24日 优先权日2010年6月24日
发明者古川彰彦, 香川泰宏, 三浦成久, 日野史郎, 中田修平, 大塚健一, 渡边昭裕, 今泉昌之 申请人:三菱电机株式会社