专利名称：晶片级模封接合结构及其制造方法
技术领域：
本发明涉及一种晶片级模封接合结构及其制造方法。
技术背景
利用三维(Three Dimension，3D)集成电路(IC)整合技术提供高密度芯片构装技术并达成高效率及低耗能，为了目前最有希望解决未来大型芯片运作的方案之一。尤其在中央处理器(CPU)、快取存储器、以及存储卡应用中的快闪存储器(Flash)与控制器 (Controller)间数据的传输上，更能突显硅芯片穿孔内部互连(through-silicon-via， TSV)的短距离内部接合路径所带来的效能优势。
因此，在强调多功能、小尺寸的可携式电子产品领域，如固态硬叠(SolidState Disk, SSD)和动态随机存取存储器(DRAM)等等新设计的堆叠结构，除可强化应用所强调的高速效能表现，也可对芯片功耗的部分有所助益。在同样的输入/输出(1/0)数目下，可以降低驱动所需的功耗，同步解决容量、效能与1/0提高的需求。此外，3D芯片的小型化特性更是市场导入的首要因素，现今3D芯片整合技术的主轴技术包含硅芯片穿孔内部互连(Through-silicon-via，TSV)、微凸块(Micro Bump)接点制作、晶片薄化 (WaferThinning)J^f (Alignment)、接合(Bonding)及点胶制作工艺的建立。
由于晶片/晶片对接技术(wafer-on-wafer，W0W)仍有芯片合格率(knowngood dies,KGD)不足的问题，导致整体构装的合格率无法改善。因此，采用芯片/芯片接合技术 (Chip-to-Chip,C0C)及芯片/晶片接合技术(Chip-to-Wafer，C0W)以解决此问题，如何在 COC及COW制作工艺技术上大量的组装并堆叠KGDs，确认接点合格率及降低成本将是考虑的因素。
在目前3D芯片整合技术中，目前堆叠技术朝向10微米(Micrometer，μ m)级的间距(Pitch)，以及50微米(μπι)厚度以下等级的薄型芯片，为了提高产能与合格率，接合技术也由芯片/芯片接合技术(COC)逐渐转向芯片/晶片接合(COW)构装技术，唯如何提高接合合格率及降低成本的结构仍属重要议题。
如图1所示，其为现有一种使用底胶填充的芯片/晶片接合(COW)构装技术的结构示意图。晶片120位于载体(Carrier) 100上，并具有一缓冲层110位于其间。而多个具有堆叠的芯片结构112包含三层芯片130、140与150堆叠，并与晶片120通过铜凸块(Cu Bump)或是铜/锡银微凸块(Cu/SnAgMicro Bump)电接合。而后进行底胶(Underfill)填充和模封(Molding)制作工艺，完成底胶(Underfill)层160与模封(Molding)层170。由于堆叠技术朝向10微米(ym)级的间距(Pitch)以及50微米(μπι)厚度以下等级的薄型芯片，造成在进行底胶填充后，会产生溢胶的问题，影响芯片/晶片接合(COW)构装技术的合格率。
由于必须采用堆叠(Stacking)、填充底胶以及模封(Molding)三个步骤，在制作工艺上需要花费较多的时间，增加制造的成本。而底胶填充和模封制作工艺需要使用不同的材料，也使成本上增加。另外，由于采用这样堆叠的芯片结构，是通过金属熔接(MetalJoint)以电连接，在热膨胀的不一致(ThermalExpansion Mismatch)，也会造成合格率上的问题。
如图2所示，为现有另一种使用非流动性底胶(Non-flow Underfill,NFU)制作工艺的芯片/晶片接合(COW)构装技术的结构示意图。晶片220位于载体(Carrier) 200上，并具有一缓冲层210位于其间。多个具有堆叠的芯片结构222包含三层芯片230、240与250。 此三层芯片230、240与250在完成堆叠结构之前，预先粘贴一层非流动性底胶(NFU) 232、 对2、252，并与晶片220通过铜凸块(Cu Bump)或是铜/锡银微凸块(Cu/SnAg Micro Bump) 电接合。而后进行模封(Molding)制作工艺，完成模封(Molding)层270。
由于必须采用NFU制作工艺在芯片上粘贴NFU材料，而后进行堆叠(Stacking)以及模封(Molding)等三个步骤，在制作工艺上需要花费较多的时间，增加制造的成本。而非流动性底胶(NFU)的粘贴与模封制作工艺需要使用不同的材料，也使成本上增加。另外，由于采用这样堆叠的芯片结构，是通过金属熔接(Metal Joint)以电连接，在热膨胀的不一致，也会造成合格率上的问题。发明内容
本发明的目的在于提供一种晶片级模封接合结构及其制造方法，以解上述问题。
本发明提出一种模封接合结构制作工艺，仅需经由晶片级的异方性导电胶贴合 (Wafer level ACA Lamination)与堆叠(Stacking)两个步骤，相比较于传统需采用堆叠、 填充底胶以及模封三个步骤，或是粘贴NFU(N0-F10W underfill)材料、堆叠以及模封三个步骤，在制作工艺上需要花费较少的时间，可以有效降低制造的成本。且其中的底胶填充和模封制作工艺，只需使用相同之材料，可有效简化制作之过程。另外，在上述的堆叠的芯片结构中，更可使用异方性导电胶(ACA)作为模封接合的材料，异方性导电胶中的导电颗粒在面对热膨胀时，对于热膨胀不一致(Thermal Expansion Mismatch)具有较高的容忍度， 因此可大幅降低合格率的问题。
为达上述目的，本发明提出一种模封接合结构，包含一第一芯片、一第二芯片、多个贯穿电极以及一粘着材料。此第一芯片包含一第一芯背、一第一芯面和多个第一芯侧，而该第一芯面上有多个第一芯面凸块。第二芯片包含第二芯背及第二芯面，其中该第二芯背上包含多个第二芯背凸块，该第二芯面上包含多个第二芯面凸块。这些贯穿电极位于该第二芯片中，分别电导通该第二芯背凸块和该第二芯面凸块。该粘着材料置于第一芯片和第二芯片之间，且完全包覆第一芯片的第一芯侧。
本发明还提出一种晶片级芯片的封装方法，其包含提供一基板，包含一有源面，其中一第一图案化导电层位于有源面。将基板的有源面覆盖一第一粘着层。提供第一芯片，包含一第一表面与一第二表面，其中一第二图案化导电层位于第一表面。将一缓冲材料层附着于第一芯片，其中第一芯片的第二表面与缓冲材料层接合。将附着有缓冲材料层的第一芯片连接至基板，使第一芯片的第二图案化导电层与基板的第一图案化导电层电连接。使用附着有缓冲材料层的第一芯片与基板进行一第一压合过程，其中缓冲材料层的面积大于第一芯片的第二表面的面积。第一粘着层完全包覆第一芯片的芯侧。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
图1是现有ー种使用底胶填充的芯片/晶片接合(COW)构装技术的结构示意图；图2是现有另ー种使用非流动性底胶(Non-flow Underfill, NFU)制作エ艺的芯片/晶片接合(COW)构装技术的结构示意图；图3a是本发明所提出晶片级的模封接合结构，在多个实施例其中的一个结构示意图；图北是本发明所提出晶片级的模封接合结构制作エ艺示意图，以形成例如图3a 的模封接合结构；图如 图4g是本发明所提出晶片级的模封接合结构不同实施例示意图；图5是本发明所提出晶片级的模封接合结构制作エ艺示意图；图6a 图6e是本发明所提出晶片级模封接合结构的制作エ艺方法其中一实施例流程图；图7a 图7e是本发明所提出晶片级模封接合结构的制作エ艺方法其中另ー实施例流程图；图8a 图8f是本发明所提出晶片级模封接合结构的制作エ艺方法其中另ー实施例流程图。主要元件符号说明100 载体(Carrier)110:缓冲层112:芯片堆叠结构120:晶片130、140 与 150 芯片160 底胶(Underfill)层170 模封(Molding)层200 载体(Carrier)210 缓冲层220:晶片222 堆叠的芯片结构230、240 与 250 芯片232、242、252 非流动性底胶(NFU)270 模封(Molding)层300 载体(Carrier)302 缓冲层304 晶片级模封接合结构310 晶片312 芯面凸块316 芯背凸块320、330 与 340 芯片
322、332、342 芯面凸块324、334、；344 贯穿电极326、336、346 芯背凸块350 粘着材料351:导电颗粒353:非导电颗粒321、331、341 芯面323、333、343 芯背325、335、345 芯侧410 上芯片420A 420G 下芯片412 基底层414:图案化导电层418:电极418F:柱状电极416:贯穿电极422 绝缘层421A:电镀金属凸块(Electroplating Metal Bump)421B:无电镀金属凸块(Electroless Metal Bump)421C:芯背金属薄膜(Back side Metal Thin Film)421D 重布局层(Redistribution Layer, RDL)423:贯穿电极425 芯面凸块428 异方性导电胶(ACA)429 芯背金属薄膜洞(Back side Metal Thin Film Cavity)427:凹槽510:晶片520 粘着材料530 芯片堆叠结构540 切割滚轮550 模封接合结构610 基板612 有源面620:第一图案化导电层630 第一粘着层 6；30640:第一芯片642 第一表面644 第二表面660 缓冲材料层
670 保护层710 基板712 有源面720:第一图案化导电层730 第一粘着层732:导电微粒740:第一芯片742 第一表面744 第二表面750:第二图案化导电层760 缓冲材料层760770 保护层810 基板812 有源面820:第一图案化导电层831、833:粘着层840:第一芯片842 第一表面844 第二表面852、856 凸块854:内连线结构860 缓冲材料层870 第二芯片872 第三表面874:第四表面880:第二图案化导电层
具体实施例方式为解决芯片/晶片接合技术(COW)堆叠架构时，底胶(Underfill)填充和模封 (Molding)所遭遇的困难，本案提出ー创新解决方案，同时完成细间距底胶填充和晶片级模封。如图3a所示，其为本揭露内容所提出晶片级的模封接合结构，在多个实施例其中的一个结构示意图。晶片310位于载体(Carrier)300上，并具有一缓冲层302位于其间。 晶片级模封接合结构304位于晶片310上，在此实施例中包含三层芯片320、330与340。在此实施例中以三层结构说明，但并非以此为限制。而芯片320、330、340的厚度，在一实施例中，可以小于或等于100微米(um)而大于5微米。晶片310包含芯背及芯面，其上面分別包含多个芯背凸块和芯面凸块，如图所示的芯背凸块316和芯面凸块312，而还包含多个贯穿电极，分別电导通所述的芯背凸块和芯面凸块，如图所示的贯穿电极314。
芯片320、330与340则分别包含芯背、芯面和多个芯侧，芯面与芯背分別具有多个芯面凸块，在一选择实施例中，还包含芯背凸块以及电连接所述凸块的贯穿电极。例如如图所示，芯片320表面包含芯面凸块322、贯穿电极3M与芯背凸块326，芯片330表面包含芯面凸块332、贯穿电极334与芯背凸块336，芯片340表面上包含芯面凸块342。上述的凸块可以为铜凸块(Cu Bump)或是铜/锡银微凸块(Cu/SnAg Micro Bump)等等结构。粘着材料350可为高分子胶材，其中包含多个导电颗粒351及/或多个非导电颗粒353，置于晶片310与芯片320、330与340之间，并同时完全包覆这些芯片320、330与340 的芯侧。当粘着材料350包含导电颗粒353时，芯面凸块322、332、342通过导电颗粒353 分别电连接至芯背凸块316、326、336。当粘着材料350无包含导电颗粒353吋，芯面凸块 322、332、342分别以接触方式电连接至芯背凸块316、326、336。包含导电颗粒353的粘着材料350可以为异方性导电胶(Anisotropic Conductive Adhesive，ACA)，不包含导电颗粒；353的粘着材料350可以为非导电胶(Non-conductive Adhesive, NCA)。在整个模封接合结构304中，堆叠结构中的最上层，例如芯片340，其芯片的芯背表面是可以裸露，而整个模封接合结构304中，芯片340的芯背表面与粘着材料350的表面是可以实质上等高，而形成此模封接合结构304的模封结构。图北是说明本揭露内容所提出晶片级的模封接合结构制作エ艺示意图，以形成例如图3a的模封接合结构。首先，提供一晶片310，此晶片310包含芯面311与芯背313，而在芯面311与芯背 313上分別包含多个芯背凸块和芯面凸块，如图所示的芯背凸块312、322、332、342和芯面凸块316、326、336。而在晶片310内包含多个贯穿电极，如图所示的贯穿电极314，用以电导通所述的芯背凸块316与芯面凸块312。而在晶片310的芯背313表面上，涂上ー层粘着材料352。此粘着材料352包含多个导电颗粒351及非导电颗粒353。值得注意的是，以下实施例虽以包含导电颗粒351的粘着材料352为例示，但实际的接合方式，也可使用如前段所述的方法，故并不以此为限。而后，提供欲形成芯片/晶片接合(COW)堆叠架构的多个芯片，例如图中标示的芯片320、330与340。在此实施例中仅说明部分芯片，但在整个晶片上，可在同一层包含多个芯片以形成堆叠架构，在此不再说明。芯片320包含芯面321、芯背323和多个芯侧325。在芯面321上具有多个凸块， 例如图示的芯面凸块322，而在芯背323上也可选择性地具有多个凸块，例如图示的芯背凸块326。而芯片320的部分的芯面凸块与芯背凸块之间，具有贯穿电极用以电连接，例如图示的芯面凸块322与芯背凸块326，包含ー贯穿电极3M做电连接。而在整个晶片级接合堆叠架构中，与芯片320同一层的芯背表面上，涂上ー层粘着材料354，例如进行晶片级的异方性导电胶贴合(Wafer level ACALamination)。而芯片330包含芯面331、芯背333和多个芯侧335。在芯面331上具有多个凸块， 例如图示的芯面凸块332，而在芯背333上也可选择性地具有多个凸块，例如图示的芯背凸块336。而芯片330的部分的芯面凸块与芯背凸块之间，具有贯穿电极用以电连接，例如图示的芯面凸块332与芯背凸块336，包含ー贯穿电极334做电连接。而在整个晶片级接合堆叠架构中，与芯片330同一层的芯背表面上，涂上ー层粘着材料356，例如异方性导电胶 (ACA)。
而芯片/晶片接合(COW)堆叠架构的最上层，例如是芯片340，包含芯面341、芯背 343和多个芯侧345。在芯面341上具有多个凸块，例如图示的芯面凸块342。对准上述芯片320、330与340和晶片310进行堆叠接合。并通过粘着材料，例如异方性导电胶，接合上述芯片320、330与340及晶片310，达成导通上述芯面凸块与芯背凸块，并同时完全包覆的上述芯片320、330与340的芯侧325、335与345。图北所提出晶片级的模封接合模封接合结构制作エ艺，例如以芯片320与晶片 310分别为第一芯片以及第ニ芯片为例说明。此第一芯片(芯片320)，包含第一芯背(芯背凸块326)、第一芯面(芯面321)和多个第一芯侧(芯侧325)，此第一芯面上有多个电极 (芯面凸块322)。而第二芯片(例如晶片310)，包含第二芯背(芯背313)及第ニ芯面(芯面311)，其中此第二芯背上包含多个芯背凸块(芯背凸块316)，此第二芯面上包含多个芯面凸块(芯面凸块312)。而多个贯穿电极(如贯穿电极314)，位于第二芯片中，分别电导通上述的芯背凸块和芯面凸块。而粘着材料(粘着材料350)，置于第一芯片和第二芯片之间，且完全包覆第一芯片的第一芯侧。图北所说明的晶片级模封接合结构制作エ艺示意图，仅需经由晶片级的异方性导电胶贴合(Wafer level ACA Lamination)与堆叠(Stacking)两个步骤，在制作エ艺上相比较于传统需采用如图1的堆叠、填充底胶以及模封三个步骤，或是如图2的粘贴NFU 材料、堆叠以及模封三个步骤，在制作エ艺上需要花费较少的时间，可以有效降低制造的成本。而对于底胶填充和模封制作エ艺，只需使用相同之材料，可有效简化制作之过程。另外， 由于采用这样堆叠的芯片结构，是通过异方性导电胶(ACA)的导电颗粒电连接，因此，在面对热膨胀的不一致(Thermal Expansion Mismatch)的情況，具有较高的容忍度，因此可大幅降低合格率的问题。本揭露内容所提出晶片级的模封接合结构，可运用在多个实施例中，其中一部分实施例的芯片堆叠结构，则如图如 图4g的实施例所示。如图如所示，本揭露内容提出一种晶片级的模封接合结构，包含至少上芯片410 与下芯片420A堆叠电连接。上芯片410与下芯片420A的厚度，在一实施例中，可以小于 100微米(um)而大于5微米。上芯片410包含基底层412与图案化导电层414，此图案化导电层414为进行后段制作エ艺(BaCk-end-Of-line，BE0L)吋，已经形成于基底层412上的各种元件布局，而芯面上具有多个电极418。贯穿电极416则是形成于上芯片410内，并连接到电极418。下芯片420A包含芯面与芯背，在芯面上有多个芯面凸块425。而此实施例中，下芯片420的芯背上，加上一绝缘层422，例如一介电层(Dielectriclayer)。而在绝缘层422 上，则可形成多个电镀金属凸块(Electroplating MetalBump) 421A。而多个贯穿电极423， 则是分别电导通上述芯面凸块425与电镀金属凸块421A。图4b则是本揭露内容提出一种晶片级的模封接合结构的另ー实施例。与图如相同部分则不再冗述，而差异则是在于下芯片420A芯背的绝缘层422上，形成多个无电镀金属凸块(Electroless Metal Bump)42IB0而后在绝缘层422上形成晶片级的异方性导电胶(ACA)似8。经由异方性导电胶的接合(ACA Joint)，上芯片410的电极418可与下芯片 420B的无电镀金属凸块421B堆叠而电连接。图如则是本揭露内容提出一种晶片级的模封接合结构的另ー实施例。与图如相同部分则不再冗述，而差异则是在于下芯片420C芯背的绝缘层422上，形成多个芯背金属薄膜(Back side Metal Thin Film)421C。而后在绝缘层422上形成晶片级的异方性导电胶(ACA)似8。经由异方性导电胶的接合(ACA Joint)，上芯片410的电极418可与下芯片 420C的芯背金属薄膜421C堆叠而电连接。图4d则是本揭露内容提出一种晶片级的模封接合结构的另ー实施例。与图如相同部分则不再冗述，而差异则是在于下芯片420D芯背的绝缘层422上，形成重布局层 (Redistribution Layer，RDL) 42ID。此重布局层(RDL) 421D例如包含铝(Al)、铜或其合金材质。而后在绝缘层422上形成晶片级的异方性导电胶(ACA)似8。经由异方性导电胶的接合(ACA Joint)，上芯片410的电极418可与下芯片420D的重布局层(RDL) 421D堆叠而电连接。此架构可减少对准的问题。图如则是本揭露内容提出一种晶片级的模封接合结构的另ー实施例。与图如相同部分则不再冗述。此实施例适用于硅芯片穿孔内部互连(through-silicon-via，TSV)的结构。而与图如差异则是在于下芯片420E芯背上，直接利用硅芯片穿孔内部互连(TSV) 423 与异方性导电胶(ACA)似8，与上芯片410的电极418进行电连接。图4f则是本揭露内容提出一种晶片级的模封接合结构的另ー实施例。与图如相同部分则不再冗述，而差异则是在于上芯片410芯面的柱状电极418F。而下芯片420F芯背的绝缘层422上，形成多个芯背金属薄膜洞(Backside Metal Thin Film Cavity) 4290而后在绝缘层422上形成晶片级的异方性导电胶(ACA)似8。经由异方性导电胶的接合(ACA Joint)，上芯片410的柱状电极418F可通过在下芯片420B的芯背金属薄膜洞429内的异方性导电胶(ACA)^S导体，与下芯片420F的贯穿电极423，或是硅芯片穿孔内部互连(TSV) 堆叠而电连接。图4g则是本揭露内容提出一种晶片级的模封接合结构的另ー实施例，与图如具有类似的结构。与图如相同部分则不再冗述。此实施例适用于硅芯片穿孔内部互连 (TSV)的结构。而与图如差异则是在于下芯片420E芯背上，直接利用硅芯片穿孔内部互连 (TSV) 423与异方性导电胶(ACA)似8，与上芯片410的电极418进行电连接。而与图如的差异在干，在下芯片420E芯背上具有多个凹槽427，可防止接合结构滑移的情況。图5是说明本揭露内容所提出晶片级的模封接合结构制作エ艺示意图。首先，提供一晶片510，此晶片510包含芯面与芯背，并在晶片510的芯背表面上， 形成ー层粘着材料520，例如异方性导电胶(ACA)。此粘着材料520包含多个导电颗粒及高分子胶材。而形成方式可以为粘贴或是涂上等方式。而后，进行芯片/晶片接合(COW)堆叠的制作エ艺，经过预先凸块形成制作エ艺 (Pre-bond process)在芯片的芯面及/或芯背上形成多个凸块。并接着在芯片上形成粘着材料，例如进行晶片级的异方性导电胶贴合(Wafer level ACALamination)，而形成多个芯片堆叠结构530。而后，对整个晶片进行接合的制作エ艺，井随后使用切割滚轮540进行切割制作エ艺(Dicing Process)，形成多个模封接合结构550。在本揭露所提出一种晶片级的模封接合结构的其中一个实施例的接合架构，不但可达成高密度的电极接合，降低制作エ艺温度的接合界面温度可低于或等于200摄氏温度 (^ 200°C),但最好大于80°C，并且能缩短制作エ艺的时间到可小于或等于2秒，但最好大于0. 5秒钟，并同步完成晶片级模封架构。
本揭露内容提出一种晶片级模封接合结构的制作エ艺方法，可有效的降低制作エ 艺步骤、降低成本(点胶和模封一歩完成)，并通过导电颗粒或非导电颗粒填充于模封材料间以降低其热阻，以增加晶片级模封架构的可靠性。本揭露内容提出一种晶片级模封接合结构，在一实施例中，可对晶片级模封架构进行延伸，因此，运用不同芯片堆叠的架构也属本揭露内容所属的范畴。请參照图6a 图6e，是说明本揭露内容所提出晶片级模封接合结构的制作エ艺方法中，芯片贴合的方法实施例流程图。请參照图6a，提供一基板610，包含一有源面612， 其中一第一图案化导电层620位于此有源面612上。将此基板610的有源面612覆盖ー第一粘着层630。而后如图6b，提供一第一芯片640，包含一第一表面642与一第二表面644，其中一第二图案化导电层640位于第一表面642。并接着提供ー缓冲材料层660，而将缓冲材料层660附着于第一芯片640，其中第一芯片640的第二表面644与此缓冲材料层660接合。 上述缓冲材料层660的面积大于第一芯片640的第二表面644面积，而缓冲材料层660例如为硅胶(siliconriAber)。第一芯片640的厚度小于100 μ m，在一实施例中，为50微米 (μπι)等级的薄型芯片。接着如图6c，将附着有缓冲材料层660的第一芯片640连接至基板610，使第一芯片640的第二图案化导电层650与基板610的第一图案化导电层620电连接。使用附着有缓冲材料层660的第一芯片640与基板610进行ー第一压合过程。此第一压合过程的时间长度可小于或等于10秒钟，最好大于0. 5秒钟，而操作的接合界面温度可低于或等于200°C， 但最好大于80°C。上述基板610的第一图案化导电层620与第一芯片640的第二图案化导电层650 的接合，在一选择实施例中，可以通过例如金属熔接(metal joint)以电连接。在另ー选择实施例中，第一粘着层630还包含多个导电微粒，第一芯片640的第二图案化导电层650通过这些导电微粒以电连接至基板610的第一图案化导电层620。在经过压合过程后，如图 6d所示，第一粘着层630相对于基板610的有源面612的表面632，其相对于基板610的有源面612的垂直高度，实质上等于第一芯片640的第二表面644相对于基板610的有源面 612的垂直高度。在移除缓冲材料层660后，第一芯片640的第二表面644与第一粘着层 630与第二表面实值上等高的暴露平面632上，可形成一保护层670。请參照图7a 图7e，是说明本揭露内容所提出晶片级模封接合结构的制作エ艺方法中，芯片贴合方法另ー实施例流程图。请參照图7a，提供一基板710，包含一有源面 712，其中一第一图案化导电层720位于此有源面712上。将此基板710的有源面712覆盖一第一粘着层730，其中粘着层730还包含多个导电微粒732。而后如图7b，提供一第一芯片740，包含一第一表面742与一第二表面744，其中一第二图案化导电层750位于第一表面742。并接着提供ー缓冲材料层760，而将缓冲材料层760附着于第一芯片740，其中第一芯片740的第二表面744与此缓冲材料层760接合。 上述缓冲材料层760的面积大于第一芯片740的第二表面744面积，而缓冲材料层760例如为硅胶(siliconriAber)。第一芯片740的厚度小于100 μ m，在一实施例中，为50微米 (μπι)等级的薄型芯片。接着如图7c，将附着有缓冲材料层760的第一芯片740连接至基板710，使第一芯片740的第二图案化导电层750与基板710的第一图案化导电层720电连接。使用附着有缓冲材料层760的第一芯片740与基板710进行ー第一压合过程。此第一压合过程的时间长度可小于或等于10秒钟，最好大于0. 5秒钟，而操作的接合界面温度可低于或等于200°C， 但最好大于80°C。上述基板710的第一图案化导电层720与第一芯片740的第二图案化导电层750 的接合，在此实施例中，第一芯片740的第二图案化导电层750通过这些导电微粒732以电连接至基板710的第一图案化导电层720。在经过压合过程后，如图7d所示，第一粘着层 730相对于基板710的有源面712的表面732，其相对于基板710的有源面712的垂直高度， 实质上等于第一芯片740的第二表面744相对于基板710的有源面712的垂直高度。如图 7e所示，在移除缓冲材料层760后，第一芯片740的第二表面744与第一粘着层730与第二表面实值上等高的暴露平面732上，可形成一保护层770。请參照图8a 图Se，是说明本揭露内容所提出晶片级模封接合结构的制作エ艺方法另ー实施例流程图。请參照图8a，提供一基板810，包含一有源面812，其中一第一图案化导电层820位于此有源面812上。将此基板810的有源面812覆盖ー第一粘着层831。 第一粘着层831的材料可以为异方性导电胶(Anisotropic Conductive Adhesive, ACA)， 或是由高分子胶材所組成，包含例如多个导电颗粒及/或多个非导电颗粒。通过导电颗粒或非导电颗粒填充于模封材料间以降低其热阻，以增加晶片级模封架构的可靠性。而后如图8b，提供一第一芯片840，其包含一第一表面842与一第二表面844，其中第一芯片840包含在第一表面842包含多个凸块852，在第二表面844包含多个凸块856， 而每个凸块852与对应的凸块856之间包含ー内连线结构854。此内连线结构邪4为硅芯片穿孔内部互连(through-silicon-via，TSV)结构。而凸块852与凸块856可为金属或导电材料。接着提供ー缓冲材料层860，而将缓冲材料层860附着于第一芯片840，其中第一芯片840的第二表面844与此缓冲材料层860接合。上述缓冲材料层860的面积大于第一芯片840的第二表面844面积，而缓冲材料层860例如为硅胶(silicon rubber)。第一芯片840的厚度小于100 μ m，在一实施例中，为50微米(μ m)等级的薄型芯片。接着如图8c，将附着有缓冲材料层860的第一芯片840连接至基板810，使第一芯片840的凸块852与基板810的第一图案化导电层820电连接。使用附着有缓冲材料层 860的第一芯片840与基板810进行ー第一压合过程。此第一压合过程的时间长度可小于或等于10秒钟，最好大于0. 5秒钟，而操作的接合界面温度可低于或等于200°C，但最好大于 80°C。上述基板810的第一图案化导电层820与第一芯片840的凸块852接合，在ー选择实施例中，可以通过例如金属熔接(metal joint)以电连接。在另ー选择实施例中，第一粘着层831还包含多个导电微粒，第一芯片840的第二图案化导电层850通过这些导电微粒以电连接至基板810的第一图案化导电层820。在经过压合过程后，如图8d所示，第一粘着层831相对于基板810的有源面812的表面832，其相对于基板810的有源面812的垂直高度，实质上等于第一芯片840的第二表面844相对于基板810的有源面812的垂直高度。如图8d所示，在移除缓冲材料层860后，将第一芯片840的第二表面844上，以及第一粘着层831的表面832上，覆盖ー第二粘着层833。而后提供一第二芯片870，包含一第三表面872与一第四表面874，其中在第三表面872包含例如第二图案化导电层880。接着提供如前述的缓冲材料层860附着于第二芯片870，并与第二芯片870的第四表面874接
ム I=I ο接着如图8e，将附着有缓冲材料层860的第二芯片870连接至第一芯片840的第 ニ表面844，使第二芯片870的第二图案化导电层880与第一芯片840的第二表面844上的凸块856电连接。使用附着有缓冲材料层860的第二芯片870与第一芯片840进行ー第二压合过程。此第二压合过程的时间长度小于10秒钟，而操作的接合界面温度低于200°C。上述第一芯片840的凸块856与第二芯片870的第二图案化导电层880的接合， 在一选择实施例中，可以通过例如金属熔接(metal joint)以电连接。在另ー选择实施例中，第二粘着层833还包含多个导电微粒，第二芯片870的第二图案化导电层880通过这些导电微粒，电连接至第一芯片840的凸块856。在经过压合过程后，如图8f所示，第二粘着层833暴露的表面834，其相对于第一芯片840的第二表面844的垂直高度，实质上等于第二芯片870的第二表面874相对于第 ー芯片840的第二表面844的垂直高度。在移除缓冲材料层860后，第二芯片870的第二表面874上，可形成一保护层，或是采用前述的方法，堆叠第三芯片等等。而此吋，第二芯片 870也可为具有硅芯片穿孔内部互连(through-silicon-via，TSV)结构的芯片。虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。
权利要求
1.一种模封接合结构，包含第一芯片，包含第一芯背、第一芯面和多个第一芯侧，该第一芯面上有多个第一芯面凸块；第二芯片，包含第二芯背及第二芯面，其中该第二芯背上包含多个第二芯背凸块，该第二芯面上包含多个第二芯面凸块；多个贯穿电极，位于该第二芯片中，分别电导通这些第二芯背凸块和这些第一芯面凸块；以及粘着材料，置于该第一芯片和该第二芯片之间，并同时完全包覆该第一芯片的这些第一芯侧；其中该第一芯片中的该第一芯面凸块电连接至该第二芯片中的该第二芯背凸块。
2.如权利要求1所述的模封接合架构，其中该第一芯片还包含多个第二贯穿电极，该第一芯背还包含多个第一芯背凸块，这些第二贯穿电极位于该第一芯片中，分别电导通这些第一芯面凸块与这些第一芯背凸块。
3.如权利要求1所述的模封接合架构，其中这些芯面凸块与芯背凸块为电镀金属或无电镀金属其中之一。
4.如权利要求1所述的模封接合架构，其中在这些第一芯背凸块与该第二芯片的第二芯面之间还包含一绝缘层(dielectric layer)。
5.如权利要求1所述的模封接合架构，其中该粘着材料在这些芯侧具有相同厚度。
6.如权利要求1所述的模封接合架构，其中该第一芯片厚度小于或等于100微米(um) 但大于5微米。
7.如权利要求1所述的模封接合架构，其中当该粘着材料包含多个导电颗粒时，该第一芯片的第一芯面凸块通过这些导电颗粒电连接至该第二芯片的该第二芯背凸块。
8.如权利要求7所述的模封接合架构，其中该粘着材料中还包含高分子胶材，且该高分子胶材中包含多个非导电颗粒。
9.一种晶片级模封接合结构，包含晶片，包含第一芯背及第一芯面，其中该第一芯背上包含多个芯背凸块，该第一芯面上包含多个芯面凸块，该晶片还包含多个第一贯穿电极，分别电导通这些芯背凸块和这些芯面凸块；以及多个堆叠结构，其中每一该堆叠结构包含第一芯片，包含第二芯背、第二芯面和多个第二芯侧，该第二芯面上有多个第一电极；以及粘着材料，置于该第一芯片和该晶片之间，并同时完全包覆该第一芯片的这些第一芯侧。
10.如权利要求9所述的晶片级模封接合架构，中该第一芯片还包含多个第二贯穿电极，位于该第一芯片中，分别电导通这些第一电极。
11.如权利要求10所述的晶片级模封接合架构，其中该第一芯片的第二芯背还包含多个芯背电极，以电导通这些第二贯穿电极。
12.如权利要求11所述的晶片级模封接合架构，其中每一该堆叠结构还包含第二芯片，该第二芯片包含第三芯背、第三芯面和多个第三芯侧，该第三芯面上有多个第二电极，其中，这些第二电极电连接至该第一芯片的这些芯背电极，且该粘着材料完全包覆该第二芯片的这些第三芯侧。
13.如权利要求9所述的晶片级模封接合架构，其中这些芯面凸块为电镀金属或无电镀金属其中之一。
14.如权利要求9所述的晶片级模封接合架构，其中在这些芯背凸块与该第一芯片的该第二芯背之间还包含绝缘层(dielectric layer)。
15.如权利要求9所述的晶片级模封接合架构，其中该粘着材料在这些芯侧具有相同厚度。
16.如权利要求9所述的晶片级模封接合架构，其中当该粘着材料包含多个导电颗粒时，该晶片的芯背凸块通过这些导电颗粒电连接至该第一芯片的该第一电极。
17.如权利要求16所述的晶片级模封接合架构，其中该粘着材料包含高分子胶材，且该高分子胶材包含多个非导电颗粒。
18.一种晶片级芯片的封装方法，包含提供基板，包含有源面，其中第一图案化导电层位于该有源面； 将该基板的该有源面覆盖第一粘着层；提供第一芯片，包含第一表面与第二表面，其中第二图案化导电层位于该第一表面； 提供缓冲材料层；将该缓冲材料层附着于该第一芯片，其中该第一芯片的该第二表面与该缓冲材料层接合；将附着有该缓冲材料层的该第一芯片连接至该基板，使该第一芯片的该第二图案化导电层与该基板的该第一图案化导电层电连接；以及使用附着有该缓冲材料层的该第一芯片与该基板进行第一压合过程，其中该缓冲材料层的面积大于该第一芯片的该第二表面的面积。
19.如权利要求18所述的晶片级芯片的封装方法，其中该第一粘着层相对于该基板的该有源面的垂直高度等于该第一芯片的该第二表面相对于该基板的该有源面的垂直高度。
20.如权利要求18所述的晶片级芯片的封装方法，其中该缓冲材料层为硅胶(silicon rubber)0
21.如权利要求18所述的晶片级芯片的封装方法，其中该第一芯片的该第二图案化导电层与该基板的该第一图案化导电层通过金属熔接(metal joint)以电连接。
22.如权利要求18所述的晶片级芯片的封装方法，其中该第一粘着层中还包含多个导电微粒，该第一芯片的该第二图案化导电层通过该多个导电微粒以电连接至该基板的该第一图案化导电层。
23.如权利要求18所述的晶片级芯片的封装方法，其中该第一芯片的厚度小于或等于 100微米(μ m)但大于5微米。
24.如权利要求18所述的晶片级芯片的封装方法，其中该第一压合过程的时间长度小于或等于10秒钟，但大于0. 5秒钟。
25.如权利要求18所述的晶片级芯片的封装方法，其中该第一压合过程的接合界面温度低于或等于200°C，但大于80°C。
26.如权利要求18所述的晶片级芯片的封装方法，其中该第一芯片还包含内连线结构与第三图案化导电层；其中该第三图案化导电层位于该第二表面，该第三图案化导电层通过该内连线结构以电连接至该第一表面的该第二图案化导电层。
27.如权利要求沈所述的晶片级芯片的封装方法，其中该内连线结构为直通硅晶穿孔 (Through-Silicon Via)。
28.如权利要求沈所述的晶片级芯片的封装方法，在该第一压合过程后还包含移除该缓冲材料层；将该第一芯片的该第二表面覆盖第二粘着层；提供第二芯片，包含第三表面与第四表面，其中第四图案化导电层位于该第三表面；将该缓冲材料层附着于该第二芯片，其中该第二芯片的该第四表面与该缓冲材料层接合；将附着有该缓冲材料层的该第二芯片连接至该第一芯片，使该第二芯片的该第四图案化导电层与该第一芯片的该第三图案化导电层电连接；以及使用附着有该缓冲材料层的该第二芯片与该基板进行第二压合过程。
29.如权利要求观所述的晶片级芯片的封装方法，其中该第二粘着层与该第一粘着层材料相同。
30.如权利要求观所述的晶片级芯片的封装方法，其中该第一压合过程的时间长度小于2秒钟；其中该第二压合过程的时间长度小于10秒钟。
31.如权利要求观所述的晶片级芯片的封装方法，其中该第二压合过程的接合界面温度低于或等于200°C，但大于80°C。
32.—种晶片级芯片的封装结构，包含基板，包含有源面，其中第一图案化导电层位于该有源面；第一芯片，连接至该基板，且包含第一表面与第二表面，其中该第一表面相邻于该有源面，其中第二图案化导电层位于该第一表面，且该第二图案化导电层电连接至该基板的该第一图案化导电层；以及第一粘着层，填充于该第一芯片与该基板之间，并覆盖该基板的该有源面、以及该第一芯片除该第二表面外的所有表面；其中该第一粘着层相对于该基板的该有源面的垂直高度等于该第一芯片的该第二表面相对于该基板的该有源面的垂直高度。
33.如权利要求32所述的晶片级芯片的封装结构，其中该第一芯片的该第二图案化导电层与该基板的该第一图案化导电层通过金属熔接(metal joint)以电连接。
34.如权利要求32所述的晶片级芯片的封装结构，其中该第一粘着层中还包含多个导电微粒，该第一芯片的该第二图案化导电层通过该多个导电微粒电连接至该基板的该第一图案化导电层。
35.如权利要求32所述的晶片级芯片的封装结构，其中该第一芯片的厚度小于或等于 100微米(μ m)但大于5微米。
36.如权利要求32所述的晶片级芯片的封装结构，其中该第一芯片还包含内连线结构与第三图案化导电层；其中该第三图案化导电层位于该第四表面，该第三图案化导电层通过该内连线结构电连接至该第一表面的该第二图案化导电层。
37.权利要求36所述的晶片级芯片的封装结构，其中该内连线结构为直通硅晶穿孔(Through-Silicon Via)。
38.如权利要求36所述的晶片级芯片的封装结构，其中还包含第二芯片，连接至该第一芯片，且该第二芯片包含第三表面与第四表面，其中该第三表面接邻于该第一芯片的该第二表面；其中还包含第四图案化导电层，其位于该第三表面，该第四图案化导电层电连接至该第一芯片的该第三图案化导电层。
39.如权利要求36所述的晶片级芯片的封装结构，其中还包含第二粘着层，充填于该第一芯片与该第二芯片之间，且该第二粘着层相对于该基板的垂直高度等于该第二芯片的该第四表面相对于该基板的该有源面的垂直高度；其中该第二粘着层覆盖该第一芯片除该第二表面外的所有表面。
40.如权利要求39所述的晶片级芯片的封装结构，其中该第二粘着层与该第一粘着层材料相同。
全文摘要
本发明公开一种晶片级的模封接合结构及其制造方法，在多个实施例其中的一个结构中，该晶片级的模封接合结构包含至少一上芯片与一下芯片以及置于其间的粘着材料。上芯片包含芯背、芯面和多个芯侧，芯面上有多个电极。下芯片包含芯背及芯面，其上面分别有多个芯背凸块和芯面凸块。下芯片中包含多个贯穿电极，分别电导通上述芯背凸块和芯面凸块。粘着材料包含高分子胶材，在一实施例中包含例如多个导电颗粒，或还包含非导电颗粒，以达成多个电极和上述芯背凸块的电导通，并同时完全包覆上芯片的芯侧。
文档编号H01L21/56GK102543969SQ201110034288
公开日2012年7月4日 申请日期2011年2月1日 优先权日2010年12月30日
发明者庄敬业, 林育民, 陆苏财 申请人:财团法人工业技术研究院