专利名称：凹入的半导体基底和相关技术的制作方法
技术领域：
本公开的实施方式涉及集成电路领域，并且更具体而言，本公开的实施方式涉及用于封装组件的凹入的半导体基底的技术、结构和配置。
背景技术：
本文所提供的背景技术描述是以对本公开的内容作一般性说明为目的。在背景技术部分描述的范围内，目前提及姓名的发明人的工作，以及本说明书在提交申请时可能尚未成为现有技术的方面，无论明示地还是暗含地，都不应认为是针对本公开的现有技术。在裸片或芯片上形成诸如晶体管之类的集成电路器件，该裸片或芯片的尺寸持续等比例缩小至更小尺寸。裸片的缩减尺寸正挑战传统基底制造技术和/或封装组件技术， 该传统基底制造技术和/或封装组件技术当前用于向半导体裸片路由电信号或从半导体裸片路由出电信号。举例而言，层压基底技术可能不能在基底上制作足够小的特征以符合更细微的节距的互连或在所述裸片上形成的其他信号路由特征。
发明内容
在一个实施方式中，本公开提供了一种方法，包括提供具有(i)第一表面和(ii) 与所述第一表面相反布置的第二表面的半导体基底，在所述半导体基底的第一表面中形成一个或更多个过孔，所述一个或更多个过孔初始仅穿过所述半导体基底的一部分而不到达所述第二表面，在所述半导体基底的第一表面上形成电介质膜，在所述电介质膜上形成再分布层，所述再分布层电耦合至所述一个或更多个过孔，将一个或更多个裸片耦合至所述再分布层，形成模塑料以封裹所述一个或更多个裸片的至少一部分，并使所述半导体基底的第二表面凹入以暴露所述一个或更多个过孔。在另一实施方式中，本公开提供一种方法，所述方法包括提供具有(i)第一表面和(ii)与所述第一表面相反布置的第二表面的半导体基底，在所述半导体基底的第一表面上形成电介质膜，在所述电介质膜上形成再分布层，将一个或更多个裸片耦合至所述再分布层，形成模塑料以封裹所述一个或更多个裸片的至少一部分，使所述半导体基底的第二表面凹入，并在所述半导体基底的第二表面中形成一个或更多个过孔，所述一个或更多个过孔(i)穿过所述半导体基底至所述半导体基底的第一表面并(ii)与所述再分布层电華禹合。
在另一实施方式中，本公开提供了一种设备，所述设备包括半导体基底，所述半导体基底具有第一表面、与所述第一表面相反布置的第二表面、形成于所述第一表面上的电介质膜、形成于所述电介质膜上的再分布层、以及形成于所述半导体基底中以在所述再分布层和所述半导体基底的第二表面之间提供电通路的一个或更多个过孔；耦合至所述再分布层的裸片；以及形成于所述半导体基底的第一表面上的模塑料。
通过下面的结合附图的详细描述，本公开的实施方式将易于理解。为了便于描述， 相似的附图标记表示相似的结构元件。通过实施例而非通过说明书附图中的图中的限制来说明本文的实施方式。图1至图6B示意性地示出了各种实施例封装组件的配置，所述封装组件包括具有凹入表面的半导体基底。图7A至图7M示意性地示出了各种工艺操作之后的封装组件。图8A至图8G示意性地示出了其他各种工艺操作之后的图7E的封装组件。图9A至图9H示意性地示出了各种工艺操作之后的另一封装组件。图10是用以制造封装组件的方法的工艺流程图。图11是用以制造封装组件的另一方法的工艺流程图。
具体实施例方式本公开的实施方式描述具有凹入区域的半导体基底和相关封装组件的技术、结构和配置。本说明书可能使用基于视角的描述，例如上/下、之上/之下和/或顶部/底部。 这类描述仅用于方便论述，并非意于将本文所述实施方式应用限制于任何特定的方向。为了本公开的目的，用语“A/B”意味着A或B。为了本公开的目的，用语“A和/或 B”意味着“(A)、⑶或(A和B)”。为了本公开的目的，用语“A、B和C中至少一个”意味着 “ (A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C) ”。为了本公开的目的，用语“ (A) B”意味着“⑶或(AB)，，，也即，A是可选项。以最有助于理解权利要求主题的方式，描述了作为相继的多个分立操作的各种操作。然而，描述的顺序不应被解释为暗示这些操作是必须依此顺序。具体而言，这些操作可不以所呈现的顺序来执行。所描述的操作可以与所描述的实施方式不同的顺序来执行。在附加的实施方式中可执行各种附加的操作和/或可省略所描述的操作。说明书使用用语“在实施方式中”、“在一些实施方式中”或类似语言，所述用语可均指一个或更多个相同的或不同的实施方式。此外，针对本公开的实施方式所使用的术语 “包括”、“含有”、“具有”等是同义词。图1至图6示意性地示出了各种实施例封装组件的配置，所述封装组件包括具有凹入表面的半导体基底102。图1描绘了依照各种实施方式的封装组件100的配置。封装组件100包括半导体基底102，半导体基底102是大体上包括诸如硅(Si)之类的半导体材料的基底或内插板(interposer)。也即，半导体基底102的材料的主体是半导体材料。所述半导体材料可包括结晶类材料和/或无定形类材料。举例而言，在该半导体材料是硅的情形中，该硅材料可包括单晶硅和/或多晶硅的类型。在其他的实施方式中，半导体基底 102可包括其他半导体材料，例如锗、III-V族材料或II-VI族材料，所述锗、III-V族材料或II-VI族材料也可受益于本文所述的原理。半导体基底102包括第一表面Al和与第一表面Al相反布置的第二表面A2。第一表面Al和第二表面A2 —般指半导体基底102的相反表面以便于描述本文中所述的各种配置。依据各种实施方式，所述半导体基底的第二表面A2是凹入的。凹入的第二表面A2 一般提供半导体基底102的相对较薄区域以便于穿过基底102的一个或更多个过孔104的形成。在一些实施方式中，半导体基底102是凹入的以具有在约10微米和约500微米之间的厚度T。一般而言，使用类似于制造裸片上或芯片上的集成电路(IC)结构的那些技术来制造半导体基底102。举例而言，可使用众所周知的诸如光刻/刻蚀和/或沉积工艺之类的用于制造裸片上的IC器件的构图工艺来形成半导体基底102的特征。通过使用半导体制造技术，半导体基底102可包括比其他类型基底更小的特征，所述其他类型基底例如层压(例如有机)基底。对于持续缩减尺寸的裸片而言，半导体基底102便于路由诸如输入信号/输出信号(I/O)和/或电源信号/接地信号之类的电信号。举例而言，在一些实施方式中，半导体基底102允许细微节距的Si对Si互连和在半导体基底102和一个或更多个裸片108之间路由的最终线路。依据各种实施方式，形成一个或更多个过孔104穿过半导体基底102。所述一个或更多个过孔104提供半导体基底102的第一表面Al和第二表面A2之间的电通路。所述一个或更多个过孔104 —般包括导电和/或导热的材料，例如金属。电介质材料(例如图7C 的电介质膜10 可布置于所述一个或更多个过孔104的金属和半导体基底102的半导体材料之间。在半导体基底102包括硅的实施方式中，所述一个或更多个过孔104是一个或更多个硅贯通孔(TSV)。在所述半导体基底的第一表面Al和/或第二表面A2上形成电介质膜(例如图7L 的电介质膜105)。类似于连同例如图7B至图7M、图8A至图8G或图9A至图9H所描绘的电介质膜105，所述电介质膜可配置于封装组件100和图2至图6的其他封装组件中。在图1至图6中未描绘所述电介质膜以避免混淆这些图的各方面。举例而言，所述电介质膜可包括二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiOxNy)或其他合适的电介质材料。所述电介质膜一般对布置于半导体基底102之上的导电材料提供电绝缘以防止所述导电材料和半导体基底102的半导体材料(例如硅)之间的电流泄漏。在半导体基底102上形成一个或更多个再分布层106以路由耦合至半导体基底 102的所述一个或更多个裸片108的电信号。举例而言，所述一个或更多个再分布层106在所述一个或更多个裸片108和所述一个或更多个过孔104之间可提供电路由。所述一个或更多个再分布层106—般包括诸如金属(例如铜或铝)之类的导电材料。在其他实施方式中，也可使用其他合适的导电材料以形成所述一个或更多个再分布层106。所述一个或更多个再分布层106可包括多种结构以路由电信号，所述多种结构例如焊盘、焊区或迹线。尽管未描绘出，但在所述一个或更多个再分布层106上可沉积包括电绝缘材料的钝化层，并对所述钝化层进行构图以提供所述钝化层中的开口，从而允许所述一个或更多个裸片108与所述一个或更多个再分布层106电耦合，所述电绝缘材料例如聚
酰亚胺。一个或更多个裸片108耦合至半导体基底102。所述一个或更多个裸片108 —般包括半导体材料，例如硅。在一个实施方式中，使用相同的半导体材料制造所述一个或更多个裸片108和半导体基底102，从而降低与材料的加热/冷却不匹配有关的应力，例如不匹配的热膨胀系数(CTE)。可以使用任何合适的配置将所述一个或更多个裸片108耦合至半导体基底102。 所述一个或更多个裸片108 —般具有有源侧和与所述有源侧相反布置的无源侧，所述有源侧包括的表面上形成有多个集成电路(IC)器件(图中未示出)，所述集成电路器件例如用于逻辑和/或存储器的晶体管。所述一个或更多个裸片108的有源侧电耦合至所述一个或更多个再分布层106。在一些实施方式中，如所见，在倒装芯片配置中使用一个或更多个凸点110将所述一个或更多个裸片108的有源侧耦合至所述一个或更多个再分布层106。在其他一些实施方式中，使用其他结构将所述一个或更多个裸片108的有源侧电耦合至所述一个或更多个再分布层106，所述其他结构例如用以提供引线键合配置的一个或更多个键合引线。所述一个或更多个凸点110 —般包括诸如焊料或其他金属之类的导电材料以路由所述一个或更多个裸片108的电信号。依据各种实施方式，所述一个或更多个凸点110 包括铅、金、锡、铜、无铅材料或它们的组合。所述一个或更多个凸点110可具有多种形状并可通过使用凸点成形工艺形成，所述多种形状包括球形、圆柱形、矩形或其他形状，所述凸点成形工艺例如受控坍塌芯片连接(C4)工艺、柱形凸点成形(stud-bumping)工艺或其他的合适工艺。虽然图中未示出，但一个或更多个其他的有源组件或者无源组件可安装在半导体基底102上。所述组件可包括电子元件和集成电路(IC)。举例而言，所述组件可包括过滤器组件、电阻器、电感器、功率放大器、电容器或经封装的IC。在其他实施方式中，其他的有源组件或无源组件可耦合至半导体基底102。模塑料112布置于半导体基底102的第一表面Al上。模塑料112 —般包括诸如热固树脂之类的电绝缘材料，布置所述电绝缘材料以保护所述一个或更多个裸片108免于与操纵相关联的碎裂、氧化或湿气。在一些实施方式中，如所见，布置模塑料112大体上封裹所述一个或更多个裸片108并大体上填充所述一个或更多个裸片108和半导体基底102 之间(例如所述一个或更多个凸点110之间)的区域。可选择模塑料112以具有与半导体基底102和/或所述一个或更多个裸片108的热膨胀系数(CTE)相同或相似的热膨胀系数， 从而降低与不匹配的热膨胀系数材料相关联的应力。在所述一个或更多个再分布层106上形成诸如一个或更多个焊料球或焊料柱之类的一个或更多个封装互连结构114以进一步路由一个或更多个裸片108的电信号。在所描绘的实施方式中，所述一个或更多个封装互连结构114耦合至所述半导体基底的第二表面A2上的一个或更多个再分布层106。所述一个或更多个封装互连结构114 一般包括导电材料。所述一个或更多个封装互连结构114可形成为多种形状并可放置成多种定位，所述多种形状包括球形、平面形状或多边形形状，所述多种定位包括成行或多行的阵列。尽管所述一个或更多个封装互连结构114描绘在半导体基底102的外围部分上，但在其他实施方式中，所述一个或更多个封装互连结构114可布置在半导体基底102的中心部分上或靠近中心部分。在一些实施方式中，所述一个或更多个封装互连结构114配置成球栅阵列(BGA)配置。可以使用所述一个或更多个封装互连结构114将封装组件100电耦合至另一电子器件150，以进一步将所述一个或更多个裸片108的电信号路由至其他的电子器件150。举例而言，所述其他的电子器件150可包括印刷电路板(PCB)(例如主板)、模块或另一封装组件。图2描绘了依照各种实施方式的封装组件200的配置。封装组件200包括与关于图1的封装组件100描述的实施方式相一致的半导体基底102、一个或更多个过孔104、一个或更多个再分布层106、一个或更多个裸片108、一个或更多个凸点110、模塑料112以及一个或更多个封装互连结构114。在图2中，模塑料112还形成于半导体基底102的第二表面A2上。暴露出所述一个或更多个封装互连结构114的至少一部分以将所述一个或更多个裸片108的电信号路由至另一电子器件(例如图1的其他电子器件150)。图3描绘了依照各种实施方式的封装组件300的配置。封装组件300包括与分别关于图1和图2的封装组件100和封装组件200描述的实施方式相一致的半导体基底102、 一个或更多个过孔104、一个或更多个再分布层106、一个或更多个裸片108、一个或更多个凸点110、模塑料112以及一个或更多个封装互连结构114。在图3中，所述一个或更多个裸片108中的至少一个耦合至布置于半导体基底102的第二表面A2上的所述一个或更多个再分布层106。所述一个或更多个裸片108可布置在半导体基底102的第一表面A 1和第二表面A2 二者上。图4描绘了依照各种实施方式的封装组件400的配置。封装组件400包括与分别关于图1、图2和图3的封装组件100、封装组件200和封装组件300描述的实施方式相一致的半导体基底102、一个或更多个过孔104、一个或更多个再分布层106、一个或更多个裸片108、一个或更多个凸点110、模塑料112以及一个或更多个封装互连结构114。在图4中，如所见，底部填充材料116布置于所述一个或更多个裸片108中的至少一个和半导体基底102之间。举例而言，底部填充材料116可包括环氧树脂或其他合适的电绝缘材料。底部填充材料116 —般增加所述一个或更多个裸片108与半导体基底102之间的粘附，在所述一个或更多个凸点110之间提供附加的电绝缘，和/或保护一个或更多个凸点110免于湿气和氧化。在一些实施方式(未示出)中，底部填充材料116可由模塑料112封裹。举例而言，底部填充材料116可布置于所述一个或更多个裸片108和半导体基底102之间以封裹所述一个或更多个凸点110，并且可布置模塑料112以封裹所述一个或更多个裸片108和底部填充材料116。图5描绘了依照各种实施方式的封装组件500的配置。封装组件500包括与分别关于图1、图2、图3和图4的封装组件100、封装组件200、封装组件300和封装组件400 描述的实施方式相一致的半导体基底102、一个或更多个过孔104、一个或更多个再分布层 106、一个或更多个裸片108、一个或更多个凸点110、模塑料112以及一个或更多个封装互连结构114。在图5中，所述一个或更多个封装互连结构114中的至少一个耦合至布置在半导体基底102的第一表面Al上的一个或更多个再分布层106。所述一个或更多个封装互连结构114可布置在半导体基底102的第一表面Al和第二表面A2 二者上以路由所述一个或更多个裸片108的电信号。如所见，使用第一表面Al上的一个或更多个封装互连结构114可将封装组件500 耦合至另一电子器件150，并且使用第二表面A2上的一个或更多个封装互连结构114可将封装组件500进一步耦合至另一电子器件150。举例而言，可使用第二表面A2上的一个或更多个封装互连结构114将所述一个或更多个裸片108的电信号路由至其上安装有封装组件500的印刷电路板(例如主板)。可使用第一表面Al上的一个或更多个封装互连结构 114将所述一个或更多个裸片108的电信号路由至堆叠于封装组件500上的另一封装组件， 从而提供层叠封装(PoP)配置。图6A描绘了依照各种实施方式的封装组件600A的配置。封装组件600A包括与分别关于图1、图2、图3、图4和图5的封装组件100、封装组件200、封装组件300、封装组件400和封装组件500描述的实施方式相一致的半导体基底102、一个或更多个过孔104、 一个或更多个再分布层106、一个或更多个裸片108、一个或更多个凸点110、模塑料112以及一个或更多个封装互连结构114。在图6A中，如所见，形成模塑料112以暴露出所述一个或更多个裸片108中的至少一个的表面。所述一个或更多个裸片108的暴露出的表面便于从所述一个或更多个裸片 108散热。图6B描绘了依照各种实施方式的封装组件600B的配置。封装组件600B类似于图6A的封装组件600A，但是封装组件600B还包括诸如热沉之类的散热结构675。散热结构675热耦合至示出的一个或更多个裸片108的背侧。在一些实施方式中，在半导体基底 102的第一表面Al上形成的一个或更多个封装互连结构114便于从封装组件600B处散热。 在其他实施方式中，所述一个或更多个封装互连结构114根本不形成于半导体基底102的第一表面Al上，并且模塑料112填充第一表面Al上由图6B的一个或更多个封装互连结构 114所占的区域。本文所述的技术和配置可提供如下益处降低与在半导体基底102中制造一个或更多个过孔104相关联的工艺复杂度和/或成本，促使利用半导体基底102的两侧，便于实现多堆叠封装配置，降低封装组件的尺寸，和/或提高散热。在一些实施方式中，封装组件 100,200,300,400,500和600是最终的封装组件，该最终封装组件安装于或准备安装于诸如印刷电路板之类的另一电子器件上。关于图1至图6描述的实施方式的合适组合位于本公开的范围内。图7A至图7M示意性地示出了各种工艺操作之后的封装组件700。关于图7A至图 7M描述的操作与制造封装组件700的方法(例如图10的方法1000)相对应，其中，在如本文所述的下述步骤中至少之一前大体形成所述一个或更多个过孔104 形成一个或更多个再分布层106，将所述一个或更多个裸片108耦合至半导体基底102，形成模塑料112，以及使半导体基底102的表面凹入。参见图7A，描绘了在半导体基底102的第一表面Al中形成一个或更多个沟槽103 之后的封装组件700。所述一个或更多个沟槽103是作为在半导体基底102中形成一个或更多个过孔(例如图7C的一个或更多个过孔104)的一部分从半导体基底102移除半导体材料的区域。举例而言，使用刻蚀工艺或激光钻孔工艺，通过选择性地移除半导体材料可形成所述一个或更多个沟槽103。如所见，所述一个或更多个沟槽103仅穿过半导体基底102 的一部分。也即，形成于第一表面Al中的一个或更多个沟槽103并未到达半导体基底102 的第二表面A2。参见图7B，如所见，描绘了在半导体基底102的第一表面Al和第二表面A2上，包括在所述一个或更多个沟槽103中的半导体基底102的表面(例如侧壁)上，形成电介质膜105之后的封装组件700。通过使用沉积技术沉积电介质材料可形成电介质膜105，所述沉积技术例如热生长、物理气相沉积(PVD)、化学气相沉积(CVD)和/或原子层沉积(ALD)， 所述电介质材料例如二氧化硅(SiO2)、氮化硅(SiN)或氮氧化硅(SiOxNy),其中χ和y代表合适的化学计量值。在其他实施方式中，可使用其他合适的沉积技术和/或电介质材料。参见图7C，描绘了在所述一个或更多个沟槽(例如图7B的一个或更多个沟槽 103)中沉积导电材料以大体上形成所述一个或更多个过孔104之后的封装组件700。举例而言，所述导电材料可包括铜或其他合适的金属材料。在一个实施方式中，沉积所述导电材料以大体上填充所述一个或更多个沟槽。在另一实施方式中，沉积所述导电材料以覆盖所述一个或更多个沟槽表面上的电介质膜105， 并且沉积诸如环氧树脂、树脂或氧化物之类的电绝缘材料以填充所述一个或更多个沟槽的剩余部分。参见图7D，描绘了在布置于半导体基底102的第一表面Al上的所述电介质膜105 上形成一个或更多个再分布层106之后的封装组件700。所述一个或更多个再分布层106 电耦合至所述一个或更多个过孔104。通过使用任何合适的沉积技术沉积导电材料，可形成所述一个或更多个再分布层106。沉积的所述导电材料可被构图和/或刻蚀以提供路由一个或更多个裸片的电信号的路由结构。可堆叠多个再分布层以提供期望的电信号路由。参见图7E，描绘了一个或更多个裸片108耦合至所述一个或更多个再分布层106 之后的封装组件700。所述一个或更多个裸片108可以以多种配置耦合至半导体基底102， 举例而言，所述多种配置包括倒装芯片配置或引线键合配置或它们的组合。在倒装芯片配置中，如所见，使用一个或更多个凸点110将所述一个或更多个裸片108的有源表面耦合至所述一个或更多个再分布层106。所述一个或更多个凸点110可包括微焊料凸点或铜柱形凸点。在其他实施方式中，可使用其他已知的裸片对晶片或裸片对裸片的键合技术。在引线键合配置(未示出)中，使用粘合剂将所述裸片的无源表面耦合至半导体基底，并且使用一个或更多个键合引线将所述裸片的有源表面耦合至所述一个或更多个再分布层106。所述一个或更多个裸片108电耦合至所述一个或更多个过孔104。参见图7F，描绘了形成模塑料112以封裹所述一个或更多个裸片108的至少一部分之后的封装组件700。根据各种实施方式，模塑料112通过沉积电绝缘材料来形成。举例而言，通过向模具中沉积固体形态(例如粉末)的树脂(例如热固树脂)并施加热量和 /或压力以熔化所述树脂，可形成模塑料112。在其他实施方式中，可使用用于形成模塑料 112的其他已知的技术。当半导体基底102是在晶片形态中或是在单个化形态中时，在半导体基底102上可形成模塑料112。在所描绘的实施方式中，形成模塑料112以封裹所述一个或更多个裸片 108。
依据一些实施方式，如所见，可形成模塑料112以大体上填充所述一个或更多个裸片108和半导体基底102之间(例如所述一个或更多个凸点110之间)的区域。在其他实施方式中，可连同模塑料112 —起使用底部填充材料(例如图4的底部填充材料116)。 也即，所述底部填充材料可布置于所述一个或更多个裸片108和半导体基底102之间，并且可形成模塑料112以封裹所述底部填充材料。参见图7G，描绘了使半导体基底102的第二表面A2凹入以暴露出所述一个或更多个过孔104之后的封装组件700。半导体基底102的第二表面A2可通过多种合适的技术凹入，举例而言，所述合适的技术包括研磨工艺或刻蚀工艺。在一些实施方式中，使半导体基底102凹入以具有约10微米至约500微米之间的厚度。在其他实施方式中，可使用其他的凹入技术和厚度。依据各种实施方式，在凹入以暴露出一个或更多个过孔104的过程中，使用模塑料112作为机械载体以支撑半导体基底102。在半导体基底102的凹入的第二表面A2上可执行附加的操作。参见图7H，描绘了在半导体基底102的凹入的第二表面A2上形成电介质膜105 以及在第二表面A2上的电介质膜105上形成一个或更多个再分布层106之后的封装组件 700。使用分别关于图7B和图7D描述的技术，可形成电介质膜105和所述一个或更多个再分布层106。参见图71，描绘了将附加的一个或更多个裸片108耦合至半导体基底102的第二表面A2上的一个或更多个再分布层106之后的封装组件700。使用关于图7E描述的技术， 可耦合所述附加的一个或更多个裸片108。参见图7J，描绘了在半导体基底102的第二表面A2上形成模塑料112之后的封装组件700。可以依据关于图7F描述的实施方式形成模塑料112。参见图7K，描绘了在模塑料112中形成一个或更多个开口 113以暴露出形成于半导体基底102的第一表面Al和/或第二表面A2上的一个或更多个再分布层106之后的封装组件700。举例而言，通过使用激光工艺或刻蚀工艺，可形成所述一个或更多个开口 113。 所述一个或更多个再分布层106可充当激光停止材料或刻蚀停止材料。参见图7L，描绘了通过所述一个或更多个开口(例如图7K的一个或更多个开口 113)将一个或更多个封装互连结构114耦合至所述一个或更多个再分布层106之后的封装组件700。通过使用多种合适的工艺将导电材料沉积到所述一个或更多个开口中，可形成所述一个或更多个封装互连结构114。举例而言，可使用丝网印刷、电镀、贴装或其他众所周知的工艺沉积所述导电材料。可在半导体基底102的第一表面Al和第二表面A2之一上或两者上形成所述一个或更多个封装互连结构114以将去往或来自封装组件700的一个或更多个裸片108的电信号路由至另一电子器件(例如图1的另一电子器件150)。参见图7M，描绘了封装组件700以显示，在一些实施方式中形成模塑料112以使暴露出所述一个或更多个裸片108的表面，从而利于散热。也即，举例而言，可使用模具沉积模塑料112，这样所述一个或更多个裸片108具有暴露出的表面。在其他实施方式中，沉积模塑料112以封裹所述一个或更多个裸片108，并且随后通过化学机械抛光(CMP)使所述模塑料112凹入，从而暴露出所述一个或更多个裸片108的表面。图8A至图8G示意性地示出了其他各种工艺操作之后的图7E的封装组件700。关于图8A至图8G所述的操作与在形成模塑料112之前将所述一个或更多个封装互连结构 114耦合至所述一个或更多个再分布层106的技术相对应。参见图8A，描绘了将一个或更多个封装互连结构114耦合至所述一个或更多个再分布层106之后的图7E的封装组件700。通过使用多种合适的工艺沉积导电材料，可形成所述一个或更多个封装互连结构114。举例而言，可使用丝网印刷、电镀、贴装或其他众所周知的工艺沉积导电材料。参见图8B，描绘了在半导体基底102上形成模塑料112之后的图8A的封装组件 700。在一些实施方式中，如所见，形成模塑料112以大体上封裹所述一个或更多个封装互连结构114。可以依据关于例如图7F和图7M所述的实施方式形成模塑料112。参见图8C，描绘了使半导体基底102的第二表面A2凹入以暴露出所述一个或更多个过孔104之后的图8B的封装组件700。可以依据关于图7G所述的实施方式使半导体基底102凹入。参见图8D，描绘了在半导体基底102的凹入的第二表面A2上形成电介质膜105和在第二表面A2上的电介质膜105上形成一个或更多个再分布层106之后的图8C的封装组件700。使用分别关于图7B和图7D所述的技术可形成电介质膜105和一个或更多个再分布层106。参见图8E，描绘了将附加的一个或更多个裸片108耦合至半导体基底102的第二表面A2上的一个或更多个再分布层106之后的图8D的封装组件700。可以依据关于图7E 描述的实施方式耦合附加的一个或更多个裸片108。参见图8F，描绘了在半导体基底102的第二表面A2上形成附加的一个或更多个封装互连结构114并形成模塑料112之后的图8E的封装组件700。可以依据关于图7F所述的实施方式形成模塑料112。可以依据关于图8A所述的实施方式形成附加的一个或更多个封装互连结构114。参见图8G，描绘了在所述的模塑料中形成一个或更多个开口 113以暴露出所述一个或更多个封装互连结构114的图8F的封装组件700。通过使用例如激光工艺或刻蚀工艺，可形成所述一个或更多个开口 113。所述一个或更多个封装互连结构114可充当激光停止材料或刻蚀停止材料。图9A至图9H示意性地示出了各种工艺操作后的另一封装组件900。关于图9A至图9H描述的操作与制造封装组件900的方法(例如图11的方法1100)相对应，其中，在如本文所述的下述步骤至少之一后大体形成一个或更多个过孔104 形成一个或更多个再分布层106，将一个或更多个裸片108耦合至半导体基底102，形成模塑料112，以及使半导体基底102的表面凹入。参见图9A，如所见，描绘了在半导体基底102的第一表面A 1和第二表面A2上形成电介质膜105之后的封装组件900。可以依据关于图7B所述的实施方式形成电介质膜 105。参见图9B，描绘了在布置于半导体基底102的第一表面A 1上的电介质膜105上形成一个或更多个再分布层106之后的封装组件900。可以依据关于图7D所述的实施方式形成一个或更多个再分布层106。参见图9C，描绘了将一个和更多个裸片108耦合至所述一个或更多个再分布层106之后的封装组件900。可以依据关于图7E所述的实施方式耦合所述一个或更多个裸片 108。参见图9D，描绘了形成模塑料112以封裹所述一个或更多个裸片108的至少一部分之后的封装组件900。可以依据关于图7F所述的实施方式形成模塑料112。参见图9E，描绘了使半导体基底102的第二表面A2凹入之后的封装组件900。通过多种合适的技术可使半导体基底102的第二表面A2凹入，所述多种合适的技术包括研磨工艺或刻蚀工艺。使半导体基底102凹入以便于形成穿过半导体基底102的一个或更多个过孔(例如图9G的一个或更多个过孔104)。在一些实施方式中，使半导体基底102凹入以具有约10微米至约500微米之间的厚度。在其他实施方式中，可使用其他凹入技术和厚度。依据各种实施方式，在凹入操作期间使用模塑料112作为机械载体以支撑半导体基底 102。参见图9F，如所见，描绘了在半导体基底102的第二表面A2中形成一个或更多个沟槽103并在所述半导体基底的第二表面A2上和在所述一个或更多个沟槽103内的表面上形成电介质膜105之后的封装组件900。作为形成穿过半导体基底102的一个或更多个过孔(例如图9G的一个或更多个过孔104)的一部分，形成所述一个或更多个沟槽103。所述一个或更多个沟槽103穿过半导体基底102至半导体基底102的第一表面Al。也即，如所见，在半导体基底102的第二表面A2中形成所述一个或更多个沟槽103，或穿过半导体基底102的第二表面A2形成所述一个或更多个沟槽103，从而暴露出一个或更多个再分布层 106。通过选择性地去除半导体基底102的半导体材料，可形成一个或更多个沟槽103。 举例而言，所述半导体基底的第二表面A2可借助光致抗蚀剂膜或硬掩模通过湿法或干法刻蚀工艺被构图以从所构图的选定位置去除所述半导体材料。在一些实施方式中，使用选择性刻蚀工艺，并且第一表面Al上的电介质膜105充当刻蚀停止层。然后，可去除电介质膜105的在所述一个或更多个沟槽103中的部分以暴露出所述一个或更多个再分布层106。 举例而言，使用湿法或干法构图/刻蚀工艺或激光钻孔工艺，可选择性地去除电介质膜105 的电介质材料。所述一个或更多个再分布层106的导电材料可充当刻蚀/激光停止材料。可在同一沉积操作过程中，在所述半导体基底的第二表面A2上和所述一个或更多个沟槽103内的表面上形成电介质膜105。可以依据关于图7B所述的实施方式沉积电介质膜105。参见图9G，描绘了将导电材料沉积到所述一个或更多个沟槽中以形成所述一个或更多个过孔104之后的封装组件900。所述一个或更多个过孔104电耦合至所述一个或更多个再分布层106。可以依据关于图7C所述的实施方式沉积所述导电材料。参见图9H，描绘了在半导体基底102的第二表面A2上的电介质膜105上形成一个或更多个再分布层106之后的封装组件900。可以依据关于图7D所述的实施方式形成一个或更多个再分布层106。图9H的封装组件900还可进行关于图71至图7M描述的操作和/或关于图8A至图8G描述的操作。应清楚的是，在一些实施方式中，可适当地组合关于图7A至图7M、图8A 至图8G和图9A至图9H所描述的技术，并且这些技术处于本公开的范围内。图10是用以制造封装组件(例如图7A至图7M的封装组件700)的方法1000的工艺流程图。所述工艺流程图描绘了方法1000，在该方法中，在本文所述的下列步骤至少之一前大体形成一个或更多个过孔(例如图7C的一个或更多个过孔104)形成一个或更多个再分布层(例如图7D的一个或更多个再分布层106)，耦合一个或更多个裸片(例如图 7E的一个或更多个裸片108)，形成模塑料(例如图7F的模塑料11 以及使表面(例如图 7G的第二表面A2)凹入。在1002处，方法1000包括提供半导体基底(例如图7A的半导体基底10 。所述半导体基底具有第一表面(例如图7A的第一表面Al)，所述第一表面布置成与第二表面 (例如图7A的第二表面A2)相反。在1004处，方法1000还包括在所述半导体基底中形成一个或更多个过孔(例如图7C的一个或更多个过孔104)。所述一个或更多个过孔形成于所述半导体基底的第一表面中，这样它们初始仅穿过半导体基底的一部分而不到达所述第二表面。可以依据关于图 7A至图7C所述的实施方式形成所述一个或更多个过孔。在1006处，方法1000还包括在所述半导体基底上形成电介质膜(例如图7B的电介质膜10 。所述电介质膜至少形成于所述半导体基底的第一表面上。依据各种实施方式，如关于图7B所述地当所述电介质膜形成于一个或更多个沟槽(例如图7B的一个或更多个沟槽10 的表面上时，所述电介质膜形成于所述半导体基底的第一表面上。可以依据关于图7C所述的实施方式形成所述电介质膜。在1008处，方法1000还包括在所述电介质膜上形成再分布层(例如图7D的一个或更多个再分布层106)。可以依据关于图7D所述的实施方式形成所述再分布层。在1010处，方法1000还包括将一个或更多个裸片(例如图7E的一个或更多个裸片108)耦合至所述再分布层。可以依据针对图7E所述的实施方式耦合所述一个或更多个裸片。在1012处，方法1000还包括在所述半导体基底上形成模塑料(例如图7F的模塑料112)。可以依据关于图7F的实施方式形成所述模塑料。在1014处，方法1000还包括使所述半导体基底的表面凹入以暴露所述一个或更多个过孔。使所述半导体基底的第二表面凹入以暴露形成于所述第一表面中的所述一个或更多个过孔。可以依据关于图7G所述的实施方式使所述半导体基底凹入。在1016处，方法1000还包括在凹入表面形成再分布层。可以依据关于图7H所述的实施方式凹入表面上可形成所述再分布层。在1018处，方法1000还包括将一个或更多个裸片耦合至所述凹入表面。可以依据关于图71所述的实施方式，将所述一个或更多个裸片耦合至所述凹入表面。在1020处，方法1000还包括在所述凹入表面上形成模塑料。可以依据关于图7J 所述的实施方式，在所述凹入表面上形成所述模塑料。在1022处，方法1000还包括将一个或更多个封装互连结构耦合至所述再分布层。 可以依据关于图7K至图7L或关于图8A至图8G所述的实施方式，将所述一个或更多个封装互连结构耦合至所述再分布层。图11是用以制造封装组件(例如图9A至图9H的封装组件900)的另一方法1100 的工艺流程图。该工艺流程图描绘了方法1100，其中，在如本文所述地下列步骤中的至少一个之后形成一个或更多个过孔(例如图9G的一个或更多个过孔104)形成一个或更多个再分布层(例如图9B的一个或更多个再分布层106)，耦合一个或更多个裸片(例如图9C 的一个或更多个裸片108)，形成模塑料(例如图9D的模塑料11 以及使表面(例如图9E 的第二表面A2)凹入。在1102处，方法1100包括提供半导体基底(例如图9A的半导体基底10 。所述半导体基底具有第一表面(例如图9A的第一表面Al)，该第一表面与第二表面(例如图9A 的第二表面A2)相反布置。在1104处，方法1100还包括在所述半导体基底上形成电介质膜(例如图9A的电介质膜10 。所述电介质膜至少形成于所述半导体基底的第一表面上。可以依据关于图 7C所述的实施方式形成所述电介质膜。在1106处，方法1100还包括在所述电介质膜上形成再分布层(例如图9B的一个或更多个再分布层)。可以依据关于图9B所述的实施方式形成所述再分布层。在1108处，方法1100还包括将一个或更多个裸片(例如图9C的一个或更多个裸片108)耦合至所述再分布层。可以依据关于图9C所述的实施方式耦合所述一个或更多个裸片。在1110处，方法1100还包括在所述半导体基底上形成模塑料(例如图9D的模塑料11 。可以依据关于图9D所述的实施方式形成所述模塑料。在1112处，方法1100还包括使所述半导体基底的表面凹入。使所述半导体材料的第二表面凹入以便于在所述第二表面中形成一个或更多个过孔。可以依据关于图9E所述的实施方式使所述半导体材料凹入。在1114处，方法1100还包括形成一个或更多个过孔(例如图9G的一个或更多个过孔104)穿过所述半导体基底。所述一个或更多个过孔形成于所述半导体基底的第二表面中以完全穿过所述半导体基底。也即，所述一个或更多个过孔到达所述半导体基底的第一表面并电耦合至形成于所述第一表面上的再分布层。可以依据关于图9F和图9G所述的实施方式，将所述一个或更多个过孔形成于所述凹入表面中。在1116处，方法1100还包括在所述凹入表面上形成再分布层。可以依据关于图 9H所述的实施方式，在所述凹入表面上形成所述再分布层。在1118处，方法1100还包括将一个或更多个裸片耦合至所述凹入表面。可以依据关于方法1000的1018处所述的实施方式，将所述一个或更多个裸片耦合至所述凹入表在1120，方法1100还包括在所述凹入表面上形成模塑料。可以依据关于方法1000 的1020处所述的实施方式，在所述凹入表面上形成所述模塑料。在1122，方法1100还包括将一个或更多个封装互连结构耦合至所述再分布层。可以依据关于图7K至图7L或图8A至图8G所述的实施方式，将所述一个或更多个封装互连结构耦合至所述再分布层。虽然本文中已示出和描述特定实施方式，但是在不偏离本公开的范围的情况下， 可使用预计能实现相同目的的、多种备选的和/或等同的实施方式或实现方案替代示出的和描述的实施方式。本公开旨在覆盖本文所论述的实施方式的任意修改或变化。因此，显然本文所述的实施方式旨在仅由权利要求及其等同含义限制。
权利要求
1.一种方法，包括提供具有(i)第一表面和(ii)与所述第一表面相反布置的第二表面的半导体基底； 在所述半导体基底的第一表面中形成一个或更多个过孔，所述一个或更多个过孔初始仅穿过所述半导体基底的一部分而不到达所述第二表面； 在所述半导体基底的第一表面上形成电介质膜；在所述电介质膜上形成再分布层，所述再分布层电耦合至所述一个或更多个过孔；将一个或更多个裸片耦合至所述再分布层；形成模塑料以封裹所述一个或更多个裸片的至少一部分；以及使所述半导体基底的第二表面凹入以暴露所述一个或更多个过孔。
2.如权利要求1的方法，其中所述一个或更多个过孔通过以下方式形成使用刻蚀工艺或激光钻孔工艺去除所述半导体基底的半导体材料以在所述半导体基底中形成一个或更多个沟槽；在所述一个或更多个沟槽的表面上形成电介质膜，其中当在所述半导体基底的第一表面上形成所述电介质膜时，在所述一个或更多个沟槽的表面上形成所述电介质膜；以及将导电材料沉积到所述一个或更多个沟槽中。
3.如权利要求1的方法，其中所述再分布层通过以下方式形成 在所述电介质膜上沉积导电材料；对所沉积的导电材料进行构图；以及刻蚀所构图的导电材料以形成路由所述裸片的电信号的路由结构。
4.如权利要求1的方法，其中在倒装芯片配置中使用一个或更多个凸点将所述一个或更多个裸片耦合至所述再分布层。
5.如权利要求1的方法，其中通过沉积电绝缘材料来形成所述模塑料以大体上封裹所述一个或更多个裸片。
6.如权利要求1的方法，其中通过研磨工艺或刻蚀工艺使所述半导体基底凹入。
7.如权利要求1的方法，其中使所述半导体基底凹入以具有在约10微米和约500微米之间的厚度。
8.如权利要求1的方法，其中所述电介质膜是第一电介质膜，所述方法还包括 在所述半导体基底的凹入的第二表面上形成第二电介质膜。
9.如权利要求8的方法，其中所述再分布层是第一再分布层，所述方法还包括在所述第二电介质膜上形成第二再分布层，所述第二再分布层电耦合至所述一个或更多个过孔。
10.如权利要求9的方法，其中所述一个或更多个裸片是一个或更多个第一裸片，所述方法还包括将一个或更多个第二裸片耦合至所述第二再分布层。
11.如权利要求10的方法，其中所述模塑料是第一模塑料，所述方法还包括 形成第二模塑料以大体上封裹所述一个或更多个第二裸片。
12.如权利要求1的方法，还包括将一个或更多个封装互连结构耦合至所述再分布层。
13.如权利要求12的方法，其中所述一个或更多个封装互连结构通过以下方式耦合至所述再分布层在所述模塑料中形成一个或更多个开口以暴露所述再分布层；以及将导电材料沉积到所述一个或更多个开口中以形成所述一个或更多个封装互连结构。
14.如权利要求12的方法，其中在形成所述模塑料之前使所述一个或更多个封装互连结构耦合至所述再分布层。
15.如权利要求1的方法，其中当所述半导体基底为晶片形态时，在所述半导体基底上形成所述模塑料。
16.如权利要求1的方法，其中在形成所述模塑料之前形成所述一个或更多个过孔；以及在使所述半导体基底的第二表面凹入的过程中，使用所述模塑料作为机械载体以支撑所述半导体基底。
17.一种方法，包括提供具有(i)第一表面和(ii)与所述第一表面相反布置的第二表面的半导体基底；在所述半导体基底的第一表面上形成电介质膜；在所述电介质膜上形成再分布层；将一个或更多个裸片耦合至所述再分布层；形成模塑料以封裹所述一个或更多个裸片的至少一部分；使所述半导体基底的第二表面凹入；以及在所述半导体基底的第二表面中形成一个或更多个过孔，所述一个或更多个过孔(i) 穿过所述半导体基底至所述半导体基底的第一表面并(ii)电耦合至所述再分布层。
18.如权利要求17的方法，其中所述再分布层通过以下方式形成 在所述电介质膜上沉积导电材料。
19.如权利要求17的方法，其中在倒装芯片配置中使用一个或更多个凸点将所述一个或更多个裸片耦合至所述再分布层。
20.如权利要求17的方法，其中通过沉积电绝缘材料来形成所述模塑料以大体上封裹所述一个或更多个裸片。
21.如权利要求17的方法，其中通过研磨工艺或刻蚀工艺使所述半导体基底凹入。
22.如权利要求17的方法，其中使所述半导体基底凹入以具有在约10微米和约500微米之间的厚度。
23.如权利要求17的方法，其中所述一个或更多个过孔通过以下方式形成 去除所述半导体基底的半导体材料以在所述半导体基底中形成一个或更多个沟槽； 从所述一个或更多个沟槽去除所述电介质膜的电介质材料以暴露所述再分布层； 在所述一个或更多个沟槽的表面上形成电介质膜；以及向所述一个或更多个沟槽中沉积导电材料。
24.如权利要求17的方法，其中所述电介质膜是第一电介质膜，所述方法还包括 在所述半导体基底的凹入的第二表面上形成第二电介质膜。
25.如权利要求M的方法，其中所述再分布层是第一再分布层，所述方法还包括 通过在所述第二电介质膜上沉积导电材料，在所述第二电介质膜上形成第二再分层。
26.如权利要求25的方法，其中所述一个或更多个裸片是一个或更多个第一裸片，所述方法还包括将一个或更多个第二裸片耦合至所述第二再分布层。
27.如权利要求沈的方法，其中所述模塑料是第一模塑料，所述方法还包括 形成第二模塑料以大体上封裹所述一个或更多个第二裸片。
28.如权利要求17的方法，还包括将一个或更多个封装互连结构耦合至所述再分布层。
29.如权利要求观的方法，其中所述一个或更多个封装互连结构通过以下方式耦合至所述再分布层在所述模塑料中形成一个或更多个沟槽以暴露所述再分布层，以及向所述一个或更多个沟槽中沉积导电材料以形成所述一个或更多个封装互连结构。
30.如权利要求观的方法，其中在形成所述模塑料之前将所述一个或更多个封装互连结构耦合至所述再分布层。
31.如权利要求17的方法，其中当所述半导体基底为晶片形态时，在所述半导体基底上形成所述模塑料。
32.如权利要求17的方法，其中在形成所述模塑料之后形成所述一个或更多个过孔；以及在使所述半导体基底的第二表面凹入的过程中，使用所述模塑料作为机械载体以支撑所述半导体基底。
33.一种设备，包括半导体基底，该半导体基底具有第一表面，与所述第一表面相反布置的第二表面， 在所述第一表面上形成的电介质膜， 在所述电介质膜上形成的再分布层，以及在所述半导体基底中形成的一个或更多个过孔以提供所述再分布层和所述半导体基底的第二表面之间的电通路；耦合至所述再分布层的裸片；以及形成于所述半导体基底的第一表面上的模塑料。
34.如权利要求33的设备，其中 所述半导体基底包括硅；以及所述一个或更多个过孔包括一个或更多个硅贯通孔(TSV)。
35.如权利要求33的设备，其中所述半导体基底的第二表面是凹入的以便于在所述半导体基底中形成所述一个或更多个过孔。
36.如权利要求33的设备，其中所述半导体基底具有在约10微米和约500微米之间的厚度。
37.如权利要求33的设备，其中所述电介质膜是第一电介质膜，所述设备还包括 形成于所述半导体基底的第二表面上的第二电介质膜。
38.如权利要求37的设备，其中所述再分布层是第一再分布层，所述设备还包括第二再分布层，所述第二再分布层(i)布置于所述第二电介质膜上并(ii)与所述一个或更多个过孔电耦合。
39.如权利要求38的设备，还包括一个或更多个封装互连结构，所述一个或更多个封装互连结构耦合至所述第二再分布层以路由所述裸片的电信号。
40.如权利要求39的设备，其中所述裸片是第一裸片，所述设备还包括 耦合至所述第二分布层的第二裸片。
41.如权利要求40的设备，其中所述模塑料是第一模塑料，所述设备还包括 在所述半导体基底的第二表面上形成的第二模塑料。
42.如权利要求41的设备，其中(i)所述第一模塑料和(ii)所述第二模塑料中的至少一个形成为暴露(i)所述第一裸片或(ii)所述第二裸片的相应表面。
43.如权利要求40的设备，其中使用一个或更多个第一凸点将所述第一裸片耦合至所述第一再分布层； 使用一个或更多个第二凸点将所述第二裸片耦合至所述第二再分布层； 所述模塑料布置于(i)所述第一裸片和所述半导体基底之间，所述设备还包括 布置于(i)所述第二裸片和所述半导体基底之间的底部填充材料。
44.如权利要求39的设备，其中所述一个或更多个封装互连结构包括一个或更多个第一封装互连结构，所述设备还包括耦合至所述第一再分布层的一个或更多个第二封装互连结构。
45.如权利要求44的设备，其中 所述半导体基底是第一封装组件的一部分；所述一个或更多个第一封装互连结构配置成将所述裸片的电信号路由至印刷电路板;以及所述一个或更多个第二封装互连结构配置成将所述裸片的电信号路由至第二封装组件。
46.如权利要求33的设备，其中 所述再分布层包括金属；以及所述一个或更多个过孔包括金属。
47.如权利要求46的设备，还包括布置于(i)所述一个或更多个过孔的金属和(ii)所述半导体基底的半导体材料之间的电介质膜。
全文摘要
本发明提供一种凹入的半导体基底和相关技术。本发明的实施方式提供一种方法，该方法包括提供具有(i)第一表面和(ii)与所述第一表面相反布置的第二表面的半导体基底，在所述半导体基底的第一表面中形成一个或更多个过孔，所述一个或更多个过孔初始仅穿过所述半导体基底的一部分而不到达所述第二表面，在所述半导体基底的第一表面上形成电介质膜，在所述电介质膜上形成再分布层，所述再分布层电耦合至所述一个或更多个过孔，将一个或更多个裸片耦合至所述再分布层，形成模塑料以封裹所述一个或更多个裸片的至少一部分，以及使所述半导体基底的第二表面凹入以暴露所述一个或更多个过孔。可以描述和/或请求保护其他实施方式。
文档编号H01L21/50GK102169841SQ201110038800
公开日2011年8月31日 申请日期2011年2月9日 优先权日2010年2月3日
发明者刘宪明, 卫健群, 吴亚伯, 吴嘉洛, 常润滋, 郑全成, 陈若文, 韩忠群 申请人:马维尔国际贸易有限公司