专利名称：带有改良型源极传感布局的屏蔽栅极沟槽mos的制作方法
技术领域：
本发明主要关于屏蔽栅极沟槽MOS器件，更确切地说，是关于在终止区内制备带有源极多晶硅传感的屏蔽栅极沟槽MOS的方法。
背景技术：
当今许多电子电路设计都对转换性能和导通状态电阻等器件性能参数有着严格的要求。功率MOS器件就常常用于这种电路。屏蔽栅极沟槽金属氧化物半导体场效应管 (MOSFET)是一类具有优良的高频转换性能以及低导通状态电阻的功率MOS器件。现有的制备屏蔽栅极MOSFET的工艺不仅技术复杂，而且价格昂贵，制备时通常需要使用6个或更多个掩膜。美国专利申请号为12/583，191和12/583，192，于2009年8月14日存档的名为 《屏蔽栅极沟槽MOSFET器件及制备》的专利，提出了一种利用四个掩膜制备半导体器件的方法，特此引用其全文，以作参考。该方法包括制备多个沟槽、包含利用第一掩膜，在多个沟槽的至少部分沟槽中制备第一多晶硅区，制备多晶硅之间的介质区以及终止保护区、包含利用第二掩膜，在多个沟槽的至少部分沟槽中制备第二多晶硅区，形成到第一多晶硅区的第一电接触以及形成到第二多晶硅区的第二电接触，包含利用第三掩膜，沉积一个金属层，并形成一个源极金属区以及一个栅极金属区，包含利用第四掩膜。美国专利申请号为 12/583，191中的图1A，即本申请书中的图1A，表示本发明所述的屏蔽栅极MOSFET的俯视图。如图IA所示，结构100位于半导体衬底102上。结构100的有源区含有104等有源栅极沟槽，栅极就形成在这些有源栅极沟槽中。有源区还含有106等源极/本体接触开口，接头就形成在这些接触开口中，以便将源极区和本体区电连接到源极金属116上。有源区还含有108等源极传感接头，以便连接到栅极沟槽下部的源极(或屏蔽)电极上。典型的源极电极是由多晶硅制成的，因此也称为源极多晶硅。在一个源极多晶硅传感接头中，接触金属沉积在源极传感沟槽118中，并通过源极多晶硅传感接头开口 108，电连接到源极金属116 上，源极金属116依次电连接到器件的源极和本体区。110等沟槽包围着有源区，其作用包括作为终止沟槽，将高电势区(例如漏极)与低电势区(例如源极)分开，以及作为栅极浇道，在有源栅极沟槽中用栅极电极形成电接触。如图IA所示，终止/栅极浇道沟槽110的绝大部分都被源极金属116覆盖，正如下文的剖面图中所示，源极金属116通过介质层，与沟槽104和110中的栅极电极绝缘。终止/栅极浇道沟槽110还包括构成栅极浇道延伸沟槽120的那部分。栅极浇道延伸沟槽延伸到栅极金属区114中，作为栅极传感沟槽，栅极传感接触开口 112就沉积在栅极传感沟槽中，用于将栅极浇道电连接到栅极金属114上。然而，如同美国专利申请号为12/583，192中的图19BB’所示的那样，为了在有源区内建立源极多晶硅传感108，光致抗蚀剂突出物必须足够大，以避免对下方的氧化层过度刻蚀——如果刻蚀掉的氧化物过多，那么栅极多晶硅将形成在源极多晶硅传感沟槽中，这是我们所不希望发生的。另外，要避免过多地刻蚀掉位于刻蚀的氧化层下方的氮化物。第二个潜在的问题是，栅极沟槽104附近的有源晶胞区周围的本体植入物，可能会被多晶硅传感区中的突出物部分闭锁。也就是说，如同美国专利申请号为12/583，192中的图2!3BB’ 所示的那样，本体植入物将从源极多晶硅传感沟槽中被向后拉出。在图IB所示的最终结构中，本体区122被拉出了源极多晶硅传感沟槽118。源极金属116通过源极/本体接头106， 连接到源极区(图中没有表示出)和本体区122上。源极金属116也在源极多晶硅传感沟槽118处，与源极多晶硅132相接触。该应用发现，本体植入物被突出物部分闭锁可能会造成性能下降产生。与有源晶胞区附近的本体剂量电荷相比，本体植入物的部分闭锁，会减少源极多晶硅传感附近的本体剂量电荷。如图IB所示，在传感区中所减少的电荷剂量，可以产生一个低漏极一衬底击穿电压(BVDSQ路径199，到达源极/本体接触接头106。一种可以解决该问题的方法是，成一定角度地进行本体植入。然而，即便是利用带角度的植入，仍存在以前未预见的问题，由于在掩膜组中缺少光学邻近校正(OPC)，因此在有源晶胞沟槽与源极传感沟槽横向连接处，源极传感沟槽临界尺寸(CD)被增大。OPC是指一种照相平板印刷增强技术，通常用于补偿由于衍射或连带效应引起的像差。OPC用于补偿可能带有不规则的预期图像(例如受光线的限制，线宽比原设计较窄或较宽)，以保持原有设计的边缘布局的完整性。可以通过改变用于成像的光掩膜上的图案，来纠正这些不规则。 但是，这会增加制造成本，而且仍然不能完全使横向连接区域的临界尺寸均勻一致。换句话说，上文提到的以前未预见的问题，就是在有源栅极沟槽104与源极多晶硅传感沟槽118的横向连接处，源极多晶硅传感沟槽118的宽度不均勻。如图IC的俯视图所示，源极多晶硅传感沟槽118的宽度“快速摆动”——也就是说，在与有源栅极沟槽104 的交叉点135附近，源极多晶硅传感沟槽118较宽。栅极浇道/终止沟槽110包围着有源区。栅极多晶硅可能会形成在源极多晶硅传感沟槽的那些较宽的部分中，这是我们不能接受的。美国专利申请号为12/583，192的专利中所述的制备工艺中，提出了当对间距比较小(例如大约800纳米甚至更小)，并且纵横比比较大(额定的沟槽深度与额定的沟槽宽度之比)的有源晶胞使用该工艺时，会遇到的另一个问题。该问题就是，利用现有的多晶硅沉积方法，会像如图35所示的剖面图那样形成空洞355。在高纵横比(例如大约10 1 或更大)的多晶硅填充时，会形成空洞，这种现象在现有的沉积工艺中也很常见。
发明内容
本发明的目的是提供一种带有改良型源极传感布局的屏蔽栅极沟槽MOS器件，制备时只需要四个掩膜，解决了由于突出物闭锁本体植入物导致的低击穿电压路径问题以及在填充高纵横比和小间距沟槽时，解决了形成空洞问题，技术简单，成本低。为了达到上述目的，本发明提供了一种用于制备半导体器件的方法，包括a)利用第一掩膜，制备多个沟槽，所述沟槽包括位于有源区中的有源栅极沟槽，位于含有有源栅极沟槽的有源区外面的终止区中的栅极浇道/终止沟槽以及源极传感沟槽；b)在多个沟槽中制备第一传导区；c)利用第二掩膜，制备一个中间介质区以及一个终止保护区；d)在至少某些沟槽中，制备第二传导区；e)利用第三掩膜，形成到第二传导区的第一电接触以及在位于终止区中的源极传感沟槽中，形成到第一传导区的第二电接触；
f)沉积一个金属层；及g)利用第四掩膜，从金属层中，形成一个源极金属区以及一个栅极金属区。上述的方法，其中有源传感沟槽位于相邻的有源区之间。上述的方法，其中源极传感沟槽被栅极浇道/终止沟槽包围着。上述的方法，其中，还包括在栅极浇道/终止沟槽中，形成非对称的侧壁。上述的方法，其中形成非对称的侧壁包括由于使用了第二掩膜，对至少在某种程度上被覆盖的那部分氧化物，进行下方切口刻蚀。上述的方法，其中非对称侧壁包括第一侧壁和第二侧壁，并且第一侧壁具有一个比第二侧壁更厚的氧化层，第一侧壁更靠近终止区。上述的方法，其中在形成中间介质区和终止保护区时，第二掩膜覆盖了栅极浇道/ 终止沟槽和源极传感沟槽。上述的方法，其中栅极浇道/终止沟槽比有源栅极沟槽和源极传感沟槽更宽。上述的方法，其中步骤a)还包括在多个沟槽的开口附近，制备多个沟槽隔片。上述的方法，其中所述的沟槽隔片保护半导体台面结构区，以形成自对准的晶胞接头。上述的方法，其中所述的沟槽隔片有助于保护半导体表面，同时在第二传导区上形成一个多硅结构。上述的方法，其中制备一个中间介质区完全填充有源栅极沟槽，但不完全填充栅极浇道/终止沟槽或栅极传感沟槽。上述的方法，其中步骤b)包括通过第一沉积过程，用导电材料部分填充沟槽，部分刻蚀导电材料，并通过第二沉积过程，填充沟槽的未填充部分。上述的方法，其中多个沟槽包括一个或多个高纵横比的沟槽，其特点是纵横比约为10 1或更大。本发明还提供了一种半导体器件，该本导体部件包括一个半导体层；多个形成在半导体层中的沟槽，多个沟槽包括位于有源区中的有源栅极沟槽，位于有源区外面的终止区中的栅极浇道/终止沟槽和源极传感沟槽，其中第一传导区位于沟槽底部，第二传导区位于有源栅极和栅极浇道/终止沟槽的顶部，并且其中第一和第二传导区被中间介质区分隔开；连接到第二传导区的第一导电接头；连接到位于终止区中的源极传感沟槽的第一传导区的第二导电接头；以及一个连接到第二导电接头的源极金属区，以及一个连接到第一导电接头的栅极金属区。上述的半导体器件，其中，源极传感沟槽位于两个相邻的有源区之间。上述的半导体器件，其中，源极传感沟槽被栅极浇道/终止沟槽包围着。上述的半导体器件，其中，栅极浇道/终止沟槽是非对称的，其中在栅极浇道/终止沟槽第一侧壁上的氧化物，比在栅极浇道/终止沟槽的第二侧壁上的氧化物更厚，第一侧壁更靠近终止区。上述的半导体器件，其中，栅极浇道/终止沟槽比有源区沟槽和源极传感沟槽更觉。上述的半导体器件，其中，对第一传导区的顶部进行背部刻蚀，深及整个器件，第二导电接头是一个到第一传导区的深接头。上述的半导体器件，其中，还包括一个从栅极浇道/终止沟槽开始延伸的栅极传感沟槽，其中栅极传感沟槽中第二传导区附近的氧化物，比栅极传感沟槽底部的氧化物更厚。在本发明的实施例中，解决由于突出物闭锁本体植入物导致的低击穿电压路径问题的方案是，将源极多晶硅传感接头移至终止沟槽110外面，远离有源晶胞区的地方。如果源极多晶硅传感位于有源晶胞区外面，那么它们就远离了有源晶胞，由于缺少邻近的源极/ 本体接头，从而不会形成低击穿电压通路。鉴于掩膜完全覆盖了该区域，因此根本不会存在突出物的问题。由于该布局没有各种与有源栅极沟槽的交叉，因此源极多晶硅传感沟槽的宽度也不会快速摆动。此外，如果源极多晶硅传感位于有源晶胞区外面，由于现在的源极多晶硅传感沟槽附近带有掩膜，那么第二掩膜与源极多晶硅传感沟槽重叠的部分就不再是临界尺寸了。在本发明的一个可选实施例中，在填充高纵横比和小间距沟槽时，解决形成空洞问题的方案是，利用局部沉积填充沟槽，然后通过背部刻蚀，从沟槽的顶部附近除去部分沉积的材料，随后用另一个沉积过程，无空洞地完全填充沟槽。
阅读以下详细说明并参照以下附图之后，本发明的其他特征和优势将显而易见图IA表示一种传统的屏蔽栅极MOSFET结构的俯视图。图IB表示传统的屏蔽栅极沿图IA所示的MOSFET结构的D_D’线，所存在的低击穿电压问题的剖面图。图IC表示图IA所示的传统的屏蔽栅极MOSFET结构所存在的沟槽宽度不均勻问题的俯视图。图ID表示依据本发明的一个实施例，一种屏蔽栅极MOSFET结构的俯视图。图IE表示用于制备图ID所示类型的屏蔽栅极MOSFET的工艺流程图。图2表示用于制备图ID所示类型的屏蔽栅极MOSFET的第一掩膜的示例。图3表示用于制备图ID所示类型的屏蔽栅极MOSFET的第二掩膜的示例。图4表示用于制备图ID所示类型的屏蔽栅极MOSFET的第三掩膜的示例。图5表示用于制备图ID所示类型的屏蔽栅极MOSFET的第四掩膜的示例。图6AA，-32AA’表示用于制备图ID所示类型的屏蔽栅极MOSFET的过程，沿AA，线的剖面图。图6BB，-32BB，表示用于制备图ID所示类型的屏蔽栅极MOSFET的过程，沿BB，线的剖面图。图6LL，-32LL，表示用于制备图ID所示类型的屏蔽栅极MOSFET的过程，沿LL，线的剖面图。图33表示一种可选的屏蔽栅极MOSFET沿AA，线的剖面图。图34表示另一种可选的屏蔽栅极MOSFET沿AA，线的剖面图。
图35表示一种部分制备的MOSFET结构的剖面图，用于说明在多晶硅填充高纵横比沟槽时所存在的空洞形成问题。图36A-36C表示结合本发明的一个实施例，利用导电材料填充高纵横比沟槽的沉积一刻蚀一沉积工艺的剖面图。
具体实施例方式尽管为了解释说明，以下详细说明包含了许多具体细节，但是本领域的任何技术人员都应理解基于以下细节的多种变化和修正都属本发明的范围。因此，本发明的典型实施例的提出，对于请求保护的发明没有任何一般性的损失，而且不附加任何限制。本发明的实施例包括一种制备屏蔽栅极沟槽MOS器件的方法，该方法也是仅利用四个掩膜，但是要在终止沟槽外面创建源极多晶硅传感。图ID表示依据本发明的一个实施例，屏蔽栅极MOSFET结构101的俯视图。与结构100类似，结构101位于半导体衬底102 上。该结构的有源区含有104等有源栅极沟槽，栅极就形成在有源栅极沟槽中。有源区还含有106等源极/本体接触开口，接头就形成在这些接触开口中，以便将源极区和本体区电连接到源极金属116上。每个有源区都被栅极浇道/终止沟槽110以及不对称的氧化物侧壁包围着，栅极浇道/终止沟槽110由多晶硅等导电材料构成，不对称的氧化物侧壁形成在沟槽中，沟槽包围着有源区，并且相互电连接。在本实施例中，源极金属116通过位于有源区外面的(例如包围着有源区并位于相邻的有源区之间的终止区的外面)109等源极传感接头，电连接到形成在传感沟槽119中的导电材料上。如图所示，源极传感沟槽119被栅极浇道/终止沟槽110包围着。图IE所示的流程图表示用于制备101等屏蔽栅极MOSFET的工艺150的一个实施例。工艺150使用了四个掩膜。在步骤152处，利用第一掩膜，形成多个沟槽(如图2所示)。在步骤IM处，在多个沟槽中，形成第一套传导(例如多晶硅)区。目前，对于这种类型的沟槽MOS器件，最常使用多晶硅作为导电材料。然而，从原理上来说，硅化钨(WSi2) (以及其他高温金属)等任一种导电材料将来都能加以利用，只要制备器件的热工艺可以支持使用这种材料。第一传导区有时也称为源极多晶硅、屏蔽多晶硅或多晶硅1。在步骤 156处，利用第二掩膜，形成一个或多个中间介质区以及一个或多个终止保护区(如图3所示)。中间介质区形成在第一套传导区上。中间介质有时也称为中间一多晶硅或中间多晶硅介质(IPD)。在步骤158处，多晶硅形成在某些沟槽中，以构成第二套传导(例如多晶硅)区。 第二套传导区有时也称为栅极多晶硅或多晶硅2。在步骤160处，利用第三掩膜(如图4所示)，形成到栅极导体的第一电接触开口，以及到源极导体的第二电接触开口。在用多晶硅制成的源极和栅极导体的地方，源极导体和栅极导体分别称为栅极多晶硅和源极多晶硅。 在步骤162处，形成一个金属层。在步骤164处，利用第四掩膜，制成一个源极金属区和一个栅极金属区(如图5所示)。图2-5表示制备过程所用的四个掩膜的俯视图，图6AA，-32AA，、6BB，-32BB，以及 6LL，-32LL，分别表示图ID沿AA，、BB，和LL，线的剖面图，结合图2-5和图6AA，-32AA，、 6BB，-32BB，以及6LL，-32LL，，接下来将详细介绍制备工艺150。AA'线延伸，穿过有源区中的有源栅极沟槽和源极/本体接头，以及终止并包围着有源区的终止/栅极浇道沟槽。
8BB'线沿源极传感接触沟槽延伸，源极传感接触沟槽位于两个有源区之间的终止区中。LL’ 线穿过终止区延伸，并横穿栅极传感沟槽(在这种情况下，栅极传感沟槽是终止/栅极浇道沟槽的一个延伸物)以及栅极传感接头。在以下讨论中，所述的N型器件仅用于解释说明。换成相反的导电类型，P型器件也可以利用类似的工艺制成。在图6AA’、6BB’和6LL’中，N型衬底602 (例如N-外延层生长在N+硅晶片上)可用作器件的漏极。在一些实施例中，外延层掺杂浓度约为3X1016-1X1017 掺杂物/cm3，厚度为2-4 μ m，衬底的电阻率为0. 5-3mohm*cm。氧化硅层604可以通过沉积或热氧化，形成在衬底上。然后在氧化硅层上方，沉积一个氮化层606。在一些实施例中，氧化硅层的厚度约为100 1500A,氮化层的厚度约为 1500A。然后，利用第一掩膜，在氮化层上方使用一个光致抗蚀剂(PR)层700，并形成图案。图2表示第一掩膜的一个示例的俯视图，第一掩膜也称为沟槽掩膜。沟槽掩膜200用于形成I3R层的图案。当使用抗蚀剂后，对应掩膜阴影区的I3R区域被除去，对应掩膜非阴影区的I3R区域被保留下来。沟槽掩膜界定了有源栅极沟槽204、源极传感沟槽(例如208)以及栅极浇道/终止沟槽(例如210)。源极传感沟槽208形成在含有有源栅极沟槽204的有源区之间。在本例中，不同类型的沟槽具有不同的宽度有源栅极沟槽是最窄的，源极多晶硅传感沟槽具有中等宽度，栅极浇道/终止沟槽是最宽的。在一些实施例中，有源栅极沟槽、 源极传感沟槽以及栅极浇道/终止沟槽的宽度分别约为0. 6 μ m、1. 0 μ m以及2. 0 μ m。也可以使用低质量的掩膜来制备器件，例如临界尺寸为0. 35 μ m的掩膜，从而降低掩膜的成本。 源极/本体有源晶胞接头无需掩膜，就能自对准。栅极和源极多晶硅接头在沟槽中，尺寸规格相对较大。下文将详细说明，随着本发明实施例的改进，第二掩膜的校准不再是至关重要的。在图7AA’中，在AA’的横截面上，剩余的I3R层700构成一个终止沟槽开口 702和有源栅极沟槽开口 704。在图7BB’中，在BB’的横截面上，剩余的I3R层700构成源极多晶硅接触沟槽开口 706。在图7LL’中，在LL’的横截面上，剩余的I3R层构成栅极传感接触沟槽开口 708。接下来，利用硬掩膜(HM)刻蚀，刻蚀掉氮化层606和氧化硅层604的裸露部分。刻蚀过程在硅表面停止。然后，如图8AA，、SBBln 8LL，所示，除去剩余的冊700。剩余部分的氧化物604和氮化物606，可作为后续工艺的硬掩膜。在图9AA’、9BB’和9LL’中，沟槽开口刻蚀到半导体衬底602中。在一些实施例中，沟槽的目标深度约为0. 3μπι 0. 5μπι。可以选择将一个氧化物薄层，沉积或热生长在沟槽开口中，内衬沟槽底部和沟槽侧壁。在一些实施例中，氧化层厚度约为200Α。一旦形成氧化物之后，就沿水平面沉积并各向异性地背部刻蚀附加的氮化层。在一些实施例中，氮化层的厚度约为2200Α。如图10ΑΑ’、10ΒΒ’和10LL’所示，表层的各向异性背部刻蚀之后，沿沟槽侧壁会形成氮化物隔片(aka沟槽隔片)1000、1002、1004。然后，除去沟槽开口底部中任何裸露的衬里氧化层，并利用表层硅刻蚀工艺进一步加深图11AA’、11BB’和11LL’中的沟槽。根据器件的应用情况，加深后的沟槽深度约为 1.5μπι 2.5μπι的数量级，沟槽侧壁的倾斜角度大约为87° 88°。氮化物隔片可用于不需要额外掩膜的自对准刻蚀工艺。正如下文所述的那样，氮化物隔片会在自对准的有源晶胞接头形成之前，一直保护半导体台面结构区域。氮化物隔片还有其他作用，例如允许多硅结构形成在栅极多晶硅上。沟槽开口越宽产生的沟槽就越深，这是由硅刻蚀负荷系数的性质所决定的。例如，由于栅极浇道/终止沟槽开口 702比有源栅极沟槽开口 704宽，如图 11AA’所示，所产生的栅极浇道沟槽1102就比有源栅极沟槽1104深。所形成的源极传感沟槽1106可能比有源栅极沟槽1104还深，但却不如终止/栅极浇道沟槽1102深(或宽)。 与栅极浇道沟槽1102类似，栅极传感沟槽1108相对来说，也又宽又深。沟槽的深度可能在几百埃至几微米之间。可以利用250A 500A的圆孔(R/H)刻蚀，使沟槽的拐角更加圆滑，以避免由于锐角拐角而产生高电场。在图12AA，、12BB，和12LL，中，沉积或热生长一个或多个氧化层1202。在一些实施例中，可以选择生长并除去大约500人的牺牲氧化层，以改善硅表面。生长250A的氧化层， 然后形成一个大约900A的高温氧化层(HTO)。对于电压更高时的器件应用，氧化层1202可以更厚，例如1000至5000A。如图13AA，、i;3BB，和13LL，所示，可以沉积多晶硅1302等导电材料。在一些实施例中，导电材料的厚度大约为12000A，这比最宽的沟槽宽度的一半还大。因此，导电材料层在侧壁上合并，并完全填充所有的沟槽。这层导电材料有时也称为源极多晶硅、屏蔽多晶硅或多晶硅1。如上所述，如果沟槽的纵横比很大(例如约为10 1或更大)，在用导电材料填充时，就会出现形成空洞的问题。在本发明的可选实施例中，该问题可以通过使用在本文中称为沉积一刻蚀一沉积的沟槽填充技术来解决。在该技术中，如图36A所示，首先用导电材料(例如多晶硅)3610部分填充沟槽3601，例如通过化学气相沉积(CVD)工艺。部分填充可以将导电材料3610覆盖在沟槽的底部和侧壁上。要注意的是，此时沟槽3601中剩余缝隙的纵横比会比之前更大，使沟槽的其他部分更加难以填充。由于这种填充工艺的特点，在沟槽的上方附近可能开始形成一个瓶颈，如果填充工艺照这样进行下去，将会导致空洞的形成。部分填充后，进行部分背部刻蚀，除去沟槽上方的某些导电材料，使沟槽3601中剩余的缝隙不那么陡峭，如图36B所示。部分背部刻蚀最好选用干刻蚀(典型选用各向异性)。 这种刻蚀可以形成一种类似隔片的结构，使得接下来进行的第二次薄层沉积不会形成缝隙或空洞。氧化物和多晶硅之间的选择性非常高，通常都高达15 30 1。部分背部刻蚀之后，利用第二次沉积导电材料(例如多晶硅的CVD)，用与第一次沉积相同或不同的材料填充沟槽的剩余部分。如图36C所示，沉积一刻蚀一沉积技术可以用导电材料(例如多晶硅)3620完全填充高纵横比的沟槽3601，同时不留一个空洞。要注意的是，依据美国专利申请号12/583，192的专利所提出的方法，用于高纵横比沟槽的沉积一刻蚀一沉积填充技术，也可用于MOS器件或其他器件的制备。如图14AA，、14BB’和14LL’所示，利用干刻蚀，对导电材料1302进行背部刻蚀。在本例中，有源栅极沟槽中剩余的导电材料1302的厚度约为6000人。然后，沉积高密度等离子(HDP)氧化物1500，并硬化。在一些实施例中，硬化是在温度约为1150°C下进行，持续大约30秒钟。沟槽侧壁上的氧化物厚度在整个器件上， 完全均勻一致(如图15AA，、15BB，和15LL，所示的tl)。在一些实施例中，tl大约在 2000人 4000A范围内，仅能完全填充较窄的沟槽(例如有源栅极沟槽和源极多晶硅传感沟槽)，部分填充较宽的沟槽，例如栅极浇道沟槽1502和栅极传感沟槽1504。因此，较宽的沟槽不能完全填充，使得在后续工艺中，栅极多晶硅可以沉积在这种较宽的沟槽中没有被HDP氧化物完全填充的空间中。在较窄的沟槽中，例如有源沟槽1506和源极传感沟槽 1508，氧化层的厚度tl大于沟槽宽度的一半，因此氧化物衬里合并，并完全填充沟槽。然后，利用掩膜，在有源栅极沟槽1506中为栅极多晶硅刻蚀出空间，同时继续用氧化物1500 填充源极传感沟槽1508，接下来还将详细介绍。进行氧化物化学机械抛光(CMP)。如图16AA，、16BB，和16LL，所示，利用CMP工艺抛光氧化物，直到氧化物的表面与氮化物的表面齐平为止，这也作为刻蚀的终点。图17AA，、17BB，和17LL，表示附加的另一个氧化层1702。在一些实施例这，氧化层的厚度约为1000人 2000人。该氧化层的厚度控制了第二掩膜下方(下一个步骤)，湿刻蚀底部切口的角度。该氧化物薄膜还能保护该器件所有的非有源区中的氮化物。被保护的氮化物可以接下来进行无掩膜的硅表层刻蚀。然后，利用第二掩膜，将光致抗蚀剂层1800旋涂在该结构的表面上。图3表示第二掩膜300的一个示例的俯视图。前一个掩膜、沟槽掩膜的轮廓在图中用虚线表示。第二掩膜，也称为多晶硅覆盖掩膜，它的轮廓在图中用实线表示。利用第二掩膜，有助于中间介质层和终止保护区的形成。保留第二掩膜的区域302(阴影区)中的ra，从而保护它下面覆盖的区域，不受氧化物湿刻蚀的影响。掩膜的304等区域(非阴影区)中的ra被除去。 没有被I3R覆盖的其余，在后续的过程中被刻蚀掉。有源MOSFET晶胞形成在304等开口内。 正如下文将要详细介绍的那样，开口的边缘位于306和308等终止沟槽附近，有利于这些沟槽的非对称刻蚀。图18AA’、18BB’和18LL’表示除去裸露部分之后，I3R覆盖物的图案。在图18AA’ 中，AA’横截面区域中的I3R覆盖物在1802处延伸到终止区中，在1804处填充终止沟槽，并在1806处继续延伸到有源区中。结合下图19AA’可知，I3R下方的一部分氧化物将通过刻蚀被除去。掩膜重叠部分和湿刻蚀下方切口部分，共同作用于最终的结构图案。因此，I3R覆盖物1800延伸到有源区内那部分的距离，在某种程度上决定了将有多少氧化物被刻蚀除去。其他的决定因素包括刻蚀时间以及氧化层的厚度。氧化物下方切口的深度在0. 6 μ m 1.5μπι之间。在图18ΒΒ’中，I3R覆盖物1800屏蔽源极多晶硅传感沟槽1808不被刻蚀。在图18LL’中，栅极传感接触沟槽及其附近的区域也被raisoo覆盖。然后，进行氧化物湿刻蚀。结果如图19AA’、19BB’和19LL’所示。没有被I3R覆盖的区域中的氧化物被除去，剩余的氧化物保留在所需的高度上。某些靠近I3R边缘的氧化物也被除去。在图19AA’中，栅极浇道沟槽1902中位于I3R边缘附近的那部分氧化物被除去。被刻蚀的氧化物的量，可以通过调整I3R层的边缘1904的位置以及刻蚀时间来控制。边缘1904进一步延伸到有源区内，将使更少的氧化物被刻蚀，若把边缘拉出远离有源区，则会有相反的作用效果。在不同的实施例中，刻蚀掉氧化物的量也有所不同。在本例中，刻蚀掉足量的氧化物，使内衬在沟槽侧壁上的垂直方向上的剩余氧化物的厚度大致均勻。沟槽中导电材料上方的氧化层，例如氧化层1906和1908，也称为中间电介质或中间多晶硅介质 (IPD)。覆盖着终止区的氧化物有时也称为终止保护区。尤其是覆盖着终止/栅极浇道沟槽1102的氧化层1910，也是终止保护区的一部分。中间电介质的厚度可以从几百埃至几千埃之间变化。然后，除去PR，沉积或热生长一个栅极氧化层。在一些实施例中，附加的氧化层厚
11度约为450A。因此，在图20AA，中，栅极氧化物2002、2004、2006和2008形成在裸露的沟槽侧壁上。终止沟槽2010具有非对称的侧壁，厚氧化物2008位于终止区的那侧，薄氧化物 2002位于有源区的那侧。沉积另一种导电材料(例如多晶硅)并背部刻蚀。如图21AA’和21LL’所示，在各个沟槽中，可以沉积大约8000A 12000A的多晶娃，这仅作为示例，不作为局限。对沉积的多晶硅进行背部刻蚀，形成栅极多晶硅，例如2102、2104、2106和2108。在本例中，多晶硅表面比氮化物隔片底部的参考面低大约500-1000A。沉积一个金属层(例如钛或钴) 并退火。在金属与多晶硅接触的地方，形成一个多硅结构层。氧化物或氮化物上方的金属钛或钴不会形成硅化物，而是被除去。如图所示，多硅结构形成在栅极多晶硅电极上方的 2110,2112,2114和2116处。氮化物隔片2111有助于阻止硅化物形成在半导体台面结构 2115 上。在图22AA’中，浇道栅极沟槽和有源栅极沟槽中裸露的氮化物隔片，通过湿刻蚀过程，被除去。氮化物隔片对有源晶胞半导体台面结构2215的保护到此为止。在图22BB’和 22LL’中，氧化层2212保护所示的氮化层和氮化物隔片。在图23AA’ -23LL’中，进行本体植入。用掺杂物离子轰击器件。呈一定角度地植入离子。在没有被氮化物保护的有源区中，植入物形成本体区，例如2304。在一些实施例中，在60KEV 180KeV时，利用掺杂剂量约为1. (1013的硼离子，制备N-通道器件。也可以使用其他类型的离子。例如，用磷离子制备P-通道器件。在图24AA’ -24LL’中，在零倾斜角(即正入射)时，进行源极植入。再次用掺杂物离子轰击器件。在一些实施例中，在40KeV 80KeV时，使用掺杂能级为4X1015个离子 /cm2的砷离子。在2304等本体区内形成对02等源极区。此外，由于源极多晶硅传感接头位于有源区外面，因此，氧化突出物造成植入物闭锁，所产生的低击穿电压通路问题，就能轻松避免了。对器件的本体和源极进行植入时，无需使用额外的掩膜。本体和源极植入可用自对准的表层植入。在对04等终止区中，氧化物一氮化物一氧化物势垒闭锁了植入离子，并阻止源极和本体区的形成，从而改善了器件在断开或闭锁状态下的性能。在图25AA，-25LL，中，沉积5000A 8000A的氧化物2500，填充沟槽开口，并闭锁源极和栅极多晶硅区。在一些实施例中，利用化学气相沉积(CVD)工艺，沉积厚度约为 5000A的低温氧化物(LTO)以及含有硼酸的硅玻璃(BPSG)。在图2&仏’ -26LL’中，通过干刻蚀工艺，对氧化物进行背部刻蚀，在该处向下刻蚀氧化物，在对应半导体台面结构的有源晶胞半导体表面沈00上的刻蚀终点停止。有源晶胞半导体表面2600附近的氧化物将作为自对准的硬掩膜，用于下面的工艺。进行硅表层刻蚀，刻蚀结果如图27AA’_27LL’所示。源极/本体区接触沟槽2702， 也就是有源晶胞接触沟槽，形成在有源晶胞区中，以便与源极和本体区相接触。根据器件的应用情况，硅刻蚀深度应在0. 6 μ m 0. 9 μ m的范围内。刻蚀裸露的硅区域，被氧化物和/ 或氮化物保护的区域则不被刻蚀。由于刻蚀工艺不需要额外的掩膜，因此这也称为自对准的接触工艺。由于在工艺开始阶段形成的氮化物隔片会一直保护着半导体台面结构，因此有源晶胞接触沟槽就可以具有自对准的特性。利用另一个I3R层观00以及第三掩膜。图4表示第三掩膜的一个示例。第三掩膜也称为传感掩膜或接触掩膜。图4的交叉影线部分表示由第三掩膜形成的位于PR2800中的开口。在本例中，由该掩膜形成的部件包括栅极传感接头(例如40 以及源极多晶硅传感接头(例如404)。在图2嫩，-28LL，中，通过除去裸露的PR，形成接头的图案。源极传感开口观04 的接触开口如图^BB’所示，栅极传感开口观02的接触开口如图28LL’所示。在图^AA，、^BB'和29LL，中，利用氧化刻蚀进行接触刻蚀。在图29BB，中，刻蚀源极多晶硅传感沟槽四04，在图^LL’中，刻蚀栅极传感沟槽四02。源极多晶硅向下刻蚀得很深，一直穿过整个器件，因此需要一个很深的源极多晶硅传感沟槽2904，以便形成到达源极多晶硅的传感接头。然后除去ra。进行本体接触植入。在本例中，利用P-型材料(例如在40KeV时，掺杂能级为1. 0X1015的BF2离子)，形成四05等本体接触植入物。植入工艺后，接下来进行接触植入激活。在一些实施例中，接触植入激活工艺是在大约1000°C下， 持续进行30秒钟的快速热过程(RTP)。还可选择，利用激活热驱动来激活接触植入物。要注意的是，栅极多晶硅和源极多晶硅为重掺杂的N型(对于η-通道器件而言)，不受本体接触植入物的影响。在图30ΑΑ，、30ΒΒ，和30LL，中，沉积势垒金属，例如Ti和TiN，随后通过RTP，在接触区附近形成硅化钛。在一些实施例中，Ti和TiN的厚度分别为300A和1000A。然后沉积钨(W)。在一些实施例中，沉积4000人~6000入的钨。将所沉积的钨背部刻蚀到氧化物表面，以形成独立的钨插头，例如3002、3004和3006。利用第四掩膜，形成源极金属区和栅极金属区。图5表示第四掩膜的一个示例，第四掩膜也称为金属掩膜。阴影区502和504分别对应源极金属和栅极金属。非阴影部分对应刻蚀掉的金属部分，以分隔源极金属区和栅极金属区。在图31AA’_31LL’中，沉积金属层3100。在一些实施例中，利用铝-铜(AlCu)，形成一个大约3μπι 6μπι厚的金属层。然后沉积PR3101，并利用金属掩膜，形成图案。刻蚀掉金属下方开口，例如3102和3104。除去剩余的I3R层，并对金属退火。在一些实施例中，在450°C下，对金属退火30分钟。图32AA’表示依据本发明的一个实施例，一个完整的器件示例的AA’剖面图。在本例中，器件的源极、本体和金属区如图所示。器件3200含有一个非对称沟槽3206，以及有源栅极沟槽3202和3204。非对称沟槽3206作为终止沟槽，将高电势区(即漏极)和低电势区(即源极)分开。在沟槽3206中，侧壁3208位于终止区附近，侧壁3210位于有源区附近。内衬在侧壁3208和顶部栅极多晶硅3216之间的氧化层3238，比内衬在侧壁3210和顶部栅极多晶硅3216之间的氧化层32 更厚。氧化层越厚，越能够较好地从高电势区(例如漏极)屏蔽低电势区(例如栅极)，并提高器件的击穿电压(BV)。结合图32LL’可知，沟槽3206也能起到栅极浇道沟槽的作用，栅极浇道沟槽包围着有源区，并与有源栅极沟槽和栅极传感相互连接。每个非对称的沟槽和有源栅极沟槽都含有一个顶部多晶硅电极(例如多晶硅 3216,3212或3214)，由于它也起栅极的作用，因此也称为栅极多晶硅，或者由于它在制备过程中，由第二多晶硅沉积工艺制成，因此也称为多晶硅2。每个顶部多晶硅电极可能还含有一个多硅结构层3M0，形成在栅极电极的顶面上，以改善沿栅极方向的传导性。每个沟槽还包括一个底部多晶硅电极(例如多晶硅3218、3220和3222)，由于它连接到源极上，因此也称为源极多晶硅，或者由于它在制备过程中，由第一多晶硅沉积工艺制成，因此也称为多晶硅1，或者由于它从高压中屏蔽栅极多晶硅，因此也称为屏蔽多晶硅。由氧化物形成的中间多晶硅介质区3221，将栅极多晶硅与源极多晶硅分开。在本例中所示的有源栅极沟槽中，包围着栅极多晶硅并内衬在沟槽顶部侧壁中的氧化层(例如有源栅极氧化物32M)，比包围着源极/屏蔽多晶硅并内衬在沟槽底部侧壁中的氧化层(例如氧化层3226)更薄。此外，由于氧化层32 与有源栅极氧化物32M形成在同一过程中，它们的厚度基本相同。在有源区中，通过介质层，例如氧化物3209，源极金属3234与栅极电极3212、3214和3216绝缘。源极金属层3234通过导体3230 (例如钨插头)，电连接到源极区3232和本体区3248 上，导体3230填充源极本体接触开口，并从源极金属开始穿过源极区，延伸到本体区中。本体接触植入区3246改善了本体区和导体3230之间的欧姆接触。在终止区中，氧化物3238 沿氮化物隔片3236，延伸到基本与氮化层3242齐平的同一顶面上。氮化层3242和氮化物隔片3236，密封了沉积在终止区中外延层顶面上的氧化层3244。氧化层3244的底部或终止区中外延层的顶面，与有源区中氧化层3209的顶面充分校准。此外，氮化物隔片3236的底部作为校准源极区3232顶面的基准。顶部栅极电极3212、3214和3216的顶面可能凹向该基准标记，并位于源极区3232的顶面下方。沉积在氮化层3242上方的栅极金属3235，与源极金属3234分开，并在另一个位置上电连接到栅极多晶硅电极上，如图32LL’所示。图32BB’表示完整器件的BB’剖面图。在本例中，源极传感沟槽3252具有一个源极多晶硅电极32M，通过金属导体(例如钨插头)，源极多晶硅电极32M电连接到源极金属3256上，金属导体填充在沟槽3252内的接触孔3258中。源极传感沟槽3252位于图 32AA’所示的有源区外面。接触孔的宽度小于多晶硅电极的宽度，并从源极多晶硅电极32M 开始，垂直延伸到沉积在顶面上的源极金属层3256。源极多晶硅电极32M的顶面。厚氧化物3250覆盖着源极多晶硅传感沟槽3252周围的区域。在一些实施例中，源极多晶硅传感沟槽3252可能比有源栅极沟槽3202和3204更宽更深，如图32AA，所示——这有助于形成深接触孔3258，以便与源极多晶硅32M形成接触。在一些其他实施例中，源极多晶硅传感沟槽3252可能比有源栅极沟槽更窄更浅。氮化物隔片3253，沉积在源极传感沟槽侧壁的顶部和氮化层3255周围，闭锁了来自整个区域的本体植入。由于源极/本体接头根本不在这些区域中，因此原有技术中存在的低压BV通路问题不再令人困扰。图32LL’表示完整器件的LL’剖面图。与图32AA’所示的非对称终止/栅极浇道沟槽3206不同，图32LL，所示的栅极传感沟槽3270(是栅极浇道沟槽3206的一个延伸沟槽)具有关于沟槽的中心线完全对称的结构。栅极多晶硅3274周围的氧化物，比栅极传感沟槽3270底部的氧化物更厚。在本例中，源极/屏蔽多晶硅3272和栅极多晶硅3274嵌入在栅极传感沟槽3270中。沉积或以其他方式形成在栅极多晶硅3274和沟槽上部的侧壁之间的氧化层3273的厚度，基本均勻一致，并比包围着源极/屏蔽多晶硅3272且内衬在沟槽底部两个侧壁上的氧化层(例如氧化层3278)厚得多。栅极多晶硅3274的顶面凹向外延层衬底3266的顶面，并且栅极多晶硅3274的顶面上有一个多硅结构层3275，以便提高沿栅极沟槽的栅极传导性。在栅极传感沟槽内开口，填充接触孔3276的钨插头，从栅极多晶硅顶部，延伸到沉积在氮化层3284的顶面上的栅极金属层3278，并且将栅极多晶硅电极3274 与栅极金属3278电连接起来。位于栅极传感沟槽侧壁周围的氮化物隔片3282，延伸到氮化层3284的顶面。氧化层3286沉积或以其他方式形成在终止区中的外延层衬底的顶面上，氮化层3284和氮化物隔片3282密封了氧化层3286。栅极电极3274的顶面位于氮化物隔片3282底部下方。栅极传感沟槽3270比有源栅极沟槽更宽。上述实施例提出了一种带有栅极浇道沟槽的MOSFET器件，该器件在某些截面(例如AA’ )中具有非对称结构，在其他截面(例如LL’ )中具有基本对称结构。根据掩膜的设计方式，可以按照相同的工艺制备可选实施例。在一个可选实施例中，图33所示的器件 3300具有一个终止/栅极浇道沟槽3306，终止/栅极浇道沟槽3306的基本对称的氧化物侧壁厚度与图32LL’所示的类似，而并不与图32AA’所示的非对称结构类似。栅极浇道/ 终止沟槽3306的氧化物侧壁3238和33 都比有源栅极氧化物32M厚得多。在一些其他实施例中，栅极接触孔可以沉积在非对称终止/栅极浇道沟槽上方， 以便将栅极接头直接传感到栅极金属。因此，终止/栅极浇道沟槽也作为栅极传感沟槽。如图34所示，除了栅极接触孔3276沉积在非对称终止/栅极浇道沟槽3406上方，栅极金属 3235和源极金属3234分隔开之外，器件3400的结构都与图32AA，所示的器件3200类似。 上述示例大部分都是关于N-型器件。只要将各种掺杂物的极性反转，所述的技术就可应用于P-型器件。尽管本发明关于某些较佳的版本已经做了详细的叙述，但是仍可能存在其他版本。因此，本发明的范围不应由上述说明决定，与之相反，本发明的范围应参照所附的权利要求书及其全部等效内容。任何可选件(无论首选与否)，都可与其他任何可选件(无论首选与否)组合。在以下权利要求中，除非特别声明，否则不定冠词“一个”或“一种”都指下文内容中的一个或多个项目的数量。除非用“意思是”明确指出限定功能，否则所附的权利要求书并不应认为是意义和功能的局限。
权利要求
1.一种用于制备半导体器件的方法，包括a)利用第一掩膜，制备多个沟槽，所述沟槽包括位于有源区中的有源栅极沟槽，位于含有有源栅极沟槽的有源区外面的终止区中的栅极浇道/终止沟槽以及源极传感沟槽；b)在多个沟槽中制备第一传导区；c)利用第二掩膜，制备一个中间介质区以及一个终止保护区；d)在至少某些沟槽中，制备第二传导区；e)利用第三掩膜，形成到第二传导区的第一电接触以及在位于终止区中的源极传感沟槽中，形成到第一传导区的第二电接触；f)沉积一个金属层；及g)利用第四掩膜，从金属层中，形成一个源极金属区以及一个栅极金属区。
2.如权利要求1所述的方法，其特征在于，其中有源传感沟槽位于相邻的有源区之间。
3.如权利要求2所述的方法，其特征在于，其中源极传感沟槽被栅极浇道/终止沟槽包围着。
4.如权利要求1所述的方法，其特征在于，还包括在栅极浇道/终止沟槽中，形成非对称的侧壁。
5.如权利要求4所述的方法，其特征在于，其中形成非对称的侧壁包括由于使用了第二掩膜，对至少在某种程度上被覆盖的那部分氧化物，进行下方切口刻蚀。
6.如权利要求5所述的方法，其特征在于，其中非对称侧壁包括第一侧壁和第二侧壁， 并且第一侧壁具有一个比第二侧壁更厚的氧化层，第一侧壁更靠近终止区。
7.如权利要求4所述的方法，其特征在于，其中在形成中间介质区和终止保护区时，第二掩膜覆盖了栅极浇道/终止沟槽和源极传感沟槽。
8.如权利要求7所述的方法，其特征在于，其中栅极浇道/终止沟槽比有源栅极沟槽和源极传感沟槽更宽。
9.如权利要求1所述的方法，其特征在于，其中步骤a)还包括在多个沟槽的开口附近，制备多个沟槽隔片。
10.如权利要求9所述的方法，其特征在于，其中所述的沟槽隔片保护半导体台面结构区，以形成自对准的晶胞接头。
11.如权利要求9所述的方法，其特征在于，其中所述的沟槽隔片有助于保护半导体表面，同时在第二传导区上形成一个多硅结构。
12.如权利要求1所述的方法，其特征在于，其中制备一个中间介质区完全填充有源栅极沟槽，但不完全填充栅极浇道/终止沟槽或栅极传感沟槽。
13.如权利要求1所述的方法，其特征在于，其中步骤b)包括通过第一沉积过程，用导电材料部分填充沟槽，部分刻蚀导电材料，并通过第二沉积过程，填充沟槽的未填充部分。
14.如权利要求13所述的方法，其特征在于，其中多个沟槽包括一个或多个高纵横比的沟槽，其特点是纵横比约为10 1或更大。
15.一种半导体器件包括一个半导体层；多个形成在半导体层中的沟槽，多个沟槽包括位于有源区中的有源栅极沟槽，位于有源区外面的终止区中的栅极浇道/终止沟槽和源极传感沟槽，其中第一传导区位于沟槽底部，第二传导区位于有源栅极和栅极浇道/终止沟槽的顶部，并且其中第一和第二传导区被中间介质区分隔开；连接到第二传导区的第一导电接头；连接到位于终止区中的源极传感沟槽的第一传导区的第二导电接头；以及一个连接到第二导电接头的源极金属区，以及一个连接到第一导电接头的栅极金属区。
16.如权利要求15所述的半导体器件，其特征在于，其中源极传感沟槽位于两个相邻的有源区之间。
17.如权利要求15所述的半导体器件，其特征在于，其中源极传感沟槽被栅极浇道/终止沟槽包围着。
18.如权利要求15所述的半导体器件，其特征在于，其中栅极浇道/终止沟槽是非对称的，其中在栅极浇道/终止沟槽第一侧壁上的氧化物，比在栅极浇道/终止沟槽的第二侧壁上的氧化物更厚，第一侧壁更靠近终止区。
19.如权利要求15所述的半导体器件，其特征在于，其中栅极浇道/终止沟槽比有源区沟槽和源极传感沟槽更宽。
20.如权利要求15所述的半导体器件，其特征在于，其中对第一传导区的顶部进行背部刻蚀，深及整个器件，第二导电接头是一个到第一传导区的深接头。
21.如权利要求15所述的半导体器件，其特征在于，还包括一个从栅极浇道/终止沟槽开始延伸的栅极传感沟槽，其中栅极传感沟槽中第二传导区附近的氧化物，比栅极传感沟槽底部的氧化物更厚。
全文摘要
本发明涉及一种用于制备半导体器件的方法，包括利用第一掩膜形成多个沟槽。沟槽包括源极传感沟槽，位于终止区外面以及两个相邻的有源区之间。利用第二掩膜，制成一个中间介质区，将第一和第二传导区分隔开。利用第三掩膜，形成连接到第一传导区的第一导电接头，以及连接到第二传导区的第二导电接头，并形成一个源极金属区。利用第四掩膜，形成到栅极金属区的接触。半导体器件含有一个源极传感接头，位于终止区外面以及器件的有源区外面。
文档编号H01L21/336GK102194699SQ201110038619
公开日2011年9月21日 申请日期2011年2月10日 优先权日2010年3月11日
发明者常虹, 李文军, 翁丽敏, 苏毅, 金钟五, 陈军, 陈开宇 申请人:万国半导体股份有限公司