专利名称：互连结构形成方法
技术领域：
本发明的实施例涉及半导体技术领域，更为具体的，本发明的实施例涉及一种互连结构形成方法。
背景技术：
半导体制造工艺是一种平面制造工艺，其在同一衬底上形成大量各种类型的复杂器件，并互相连接以具有完整的电子功能。在这一制造过程中，常需要在衬底上形成大量的沟槽，以通过填充金属形成金属互连结构。随着对超大规模集成电路高集成度和高性能的需求逐渐增加，半导体技术向着更小特征尺寸的技术节点发展，而芯片的运算速度明显受到金属导电所造成的电阻电容延迟的影响。为了改善集成电路的性能，一方面利用具有低电阻率、优良抗电迁移能力等优点的铜代替铝作为半导体内的金属互连线可降低金属互连线电阻。 另一方面，利用低介电常数介电层或是超低介电常数介电层作为金属层间介电层，可以有效降低电容。铜互连技术搭配低介电常数材料所构成的金属层间介电层(intermetal dielectric, IMD)是目前最受欢迎的互连结构工艺组合，其能够有效改善电阻电容延迟的现象，势必将成为下一代半导体工艺的标准互联技术之一。现有技术中一种互连结构形成方法的流程示意图如图I所示，包括S101，提供半导体衬底，所述半导体衬底上形成有介质层，所述半导体衬底上的介质层依次包括阻挡层、低介电常数层间介质层、保护层和硬掩模层；S103，刻蚀所述半导体衬底上的介质层，以形成沟槽；S105，在沟槽内填充金属铜，所述金属铜填满沟槽并覆盖沟槽两侧的硬掩模层；S107，采用化学机械研磨对所述金属铜和介质层平坦化，至暴露出所述低介电常数层间介质层。在公开号为CN101752298A的中国专利申请中，公开了更多关于互连结构形成方法。然而，工艺中发现，通过上述方法所形成的互连结构的电阻电容延迟过大，从而造成半导体器件性能不够好。
发明内容
本发明的实施例解决的问题是提供一种互连结构形成方法，以解决现有互连结构的电阻电容延迟过大的问题。为解决上述问题，本发明提供了一种互连结构形成方法，包括提供半导体衬底，所述半导体衬底表面依次形成有阻挡层、低介电常数层间介质层、覆盖介质层；依次刻蚀所述覆盖介质层、低介电常数层间介质层，直至暴露所述阻挡层，形成沟槽；去除所述覆盖介质层，直至暴露所述低介电常数层间介质层；向低介电常数层间介质层掺入碳元素。可选地，所述向所述低介电常数层间介质层掺入碳元素包括在去除所述覆盖介质层之后，向所述低介电常数层间介质层掺入碳元素。可选地，所述向所述低介电常数层间介质层掺入碳元素包括在形成低介电常数层间介质层之后，形成覆盖介质层之前，向所述低介电常数层间介质层掺入碳元素。可选地，所述低介电常数层间介质层由甲基二乙氧基硅烷和松油烯形成。可选地，形成所述低介电常数层间介质层的步骤包括，对由甲基二乙氧基硅烷和松油烯形成的低介电常数层间介质层进行紫外光固化处理。
可选地，向所述的低介电常数层间介质层掺入碳元素的方法是离子注入或者等离子体掺杂。可选地，向所述的低介电常数层间介质层掺入的是碳原子或含碳的分子。可选地，向所述的低介电常数层间介质层掺入C7Hx或者C16Hx。可选地，采用离子注入的方法向所述的低介电常数层间介质层掺碳的工艺中，注入的能量为200eV-20keV，注入的剂量为1E13-1E16原子/平方厘米。可选地，还包括，去除与所述沟道位置对应的阻挡层，以及形成填充满所述沟槽的金属层。与现有技术相比，本发明的实施例具有以下优点本发明在形成沟槽后，向低介电常数层间介质层掺入碳元素，所掺入的碳元素可以补偿在形成金属互连结构工艺中造成的低介电常数层间介质层的碳离子流失，从而降低了低介电常数层间介质层的介电常数值，进一步提高了半导体器件的性能。
图I是现有技术中一种互连结构形成方法的流程示意图；图2是本发明的实施例所提供的互连结构形成方法的流程示意图；图3至图8是本发明的实施例所提供的互连结构形成方法的剖面示意图。
具体实施例方式由背景技术可知，现有的互连结构的电阻电容延迟过大。发明人针对上述问题进行研究，认为现有的互连结构的电阻电容延迟过大的原因是，在对介质层进行刻蚀、清洁、沉积金属铜，以及对所形成的金属铜和介质层进行平坦化的过程中，对低介电常数层间介质层造成损伤。比如，平坦化过程中，由于研磨剂与低介电常数层间介质层的表面部分化学反应，导致低介电常数层间介质层中碳离子流失，进而使得低介电常数层间介质层的介电常数增加，使所制造的半导体器件电阻电容延迟增加，影响所制造的半导体器件的电学性倉泛。经过进一步研究，发明人在本发明的实施例中提供一种互连结构形成方法，图2是本发明的实施例所提供的互连结构形成方法的流程示意图，包括步骤S201，提供半导体衬底，所述半导体衬底表面依次形成有阻挡层、低介电常数层间介质层、覆盖介质层；步骤S202，依次刻蚀所述覆盖介质层、低介电常数层间介质层，直至暴露所述阻挡层，形成沟槽；步骤S203，去除所述覆盖介质层，直至暴露所述低介电常数层间介质层；
步骤S204，向所述低介电常数层间介质层掺入碳元素。为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。执行步骤S201，提供半导体衬底200，所述半导体衬底200表面依次形成有阻挡层210、低介电常数层间介质层220、覆盖介质层。如图3所示，本实施例中，所述覆盖介质层包括依次形成的停止层230、保护层240和硬掩模层250。 在本实施例中，所述阻挡层210为氮掺杂的碳化硅层，用来防止半导体衬底200与随后沉积的材料之间的层间扩散，可以采用半导体制造领域形成电介质层常见的化学气相沉积或物理气相沉积的方法形成。所述低介电常数层间介质层220是由甲基二乙氧基娃烧(Diethoxymethylsilane-C5H14O2Si, DEMS)和松油烯(l-Isopropyl-4-Methyl-l,3-Cyclohexadiene)形成,在本发明的可选实施例中，在形成低介电常数层间介质层220之后，还包括对所述低介电常数层间介质层220进行紫外光固化处理，所述紫外光固化处理可以去除低介电常数层间介质层220中的气泡，降低低介电常数层间介质层220的介电常数。本实施例中，所述低介电常数层间介质层220的介电常数的值为2. 2-2. 8，用作互连结构中金属互连线的绝缘层。利用低介电常数层间介质层作为金属层间的介电层，可以有效降低电容，从而降低集成电路工作时的电阻电容延迟，提高集成电路的性能。所述停止层230为SiO2、Si3N4或氮掺杂碳化硅中的一种或几种，厚度范围为10埃至100埃。所述保护层240为二氧化硅，可采用正硅酸乙酯(TEOS)为硅源制得。所述硬掩模层250为氮化钛或氮化钽。执行步骤S202，依次刻蚀所述覆盖介质层、低介电常数层间介质层220，直至暴露所述阻挡层210，形成沟槽300。具体可参见图4,在本实施例中，先在硬掩模层250表面形成具有开口的光刻胶层400，所述开口与后续形成的沟槽300的位置及宽度相对应，然后沿所述开口依次刻蚀所述硬掩模层250、保护层240、停止层230、低介电常数层间介质层220，形成沟槽300。所述刻蚀可以采用现有的刻蚀工艺，在本实施例中，选用电感耦合等离子体型刻蚀设备，刻蚀气体包括氩气Ar以及四氟甲烷CF4、六氟乙烷C2F6和三氟甲烷CHF3等含氟气体。在反应室内同时通入上述气体，其中氩气Ar起到稀释刻蚀气体的作用，其流量为100sccm-300sccm。起刻蚀作用的气体中，四氟甲烷CF4的流量为50SCCm-100SCCm ;六氟乙烷C2F6的流量为100sccm-400sccm;三氟甲烷CHF3的流量为lOsccm-lOOsccm。反应室内将所述气体电离为等离子体的射频功率源的输出功率为50W-1000W;射频偏置功率源的输出功率为50W-250W。反应室内的压力设置为50mTorr-00mTorr。形成沟槽300后，去除光刻胶层400，比如采用灰化工艺去除所述光刻胶层400，形成图5所示的剖面。执行步骤S203，去除所述覆盖介质层，直至暴露所述低介电常数层间介质层220。在本实施例中，所述去除工艺为研磨工艺。请参考图6，在本实施例中，采用化学机械研磨工艺依次研磨所述硬掩模层250、保护层240、停止层230，直至暴露所述低介电常数层间介质层220。研磨工艺中，研磨剂中的化学成分与被研磨表面的材料发生化学反应，形成相对疏松的物质，所述相对疏松的物质在与研磨剂中的研磨颗粒的相对运动中，机械地脱离被研磨表面。研磨工艺后，采用溶液对被研磨表面进行清洗，以去除残留在被研磨表面的研磨剂以及研磨副产品。执行步骤S204，向所述低介电常数层间介质层220掺入碳元素。具体可参考图7。在前述刻蚀、化学机械研磨工艺，后续将要进行的物理气相沉积工艺，以及上述各工艺后的清洗工艺中，会引起低介电常数层间介质层220中碳离子的流失。比如，在本实施例中，采用含氟气体为刻蚀气体进行刻蚀，形成所述沟槽300。在刻蚀工艺中，含氟气体与低介电常数层间介质层220部分化学反应，引起碳离子流失；在化学机械研磨工艺中，研磨剂中的化学成分会与低介电常数层间介质层220部分化学反应，从而造成低介电常数层间介质层220的碳离子流失；在后续采用物理气相沉积法形成金属层的工艺中，工艺环境中的氩等离子体会造成低介电常数层间介质层220的碳离子流失；清洗工艺中，用于清洗的溶液与低介电常数层间介质层220部分化学反应，造成低介电常数层间介质层220的碳离子流失。碳离子流失造成介电常数增加，使所形成的半导体器件电阻 电容延迟增加，影响所制造半导体器件的电学性能。通过向所述的低介电常数层间介质层220掺入碳元素，可以对低介电常数层间介质层220中碳离子的流失进行补偿，从而避免由于碳离子的流失而造成的低介电常数层间介质层220的介电常数增加。在本实施例中，在去除所述覆盖介质层之后，向所述低介电常数层间介质层220掺入碳元素。本实施例中所采用的在化学机械研磨之后向低介电常数层间介质层220掺入碳元素的处理方法，对后续工艺的影响最小。在本发明的其他实施例中，还可以在形成低介电常数层间介质层220后直接对低介电常数层间介质层220掺入碳元素。具体地，在形成低介电常数层间介质层220后，采用离子注入或者等离子体掺杂向所形成的低介电常数层间介质层220掺入碳元素，比如掺入C7Hx ;然后在掺杂后的低介电常数层间介质层220表面形成覆盖介质层；接着再刻蚀所述覆盖介质层、低介电常数层间介质层，直至暴露所述阻挡层，形成沟槽。在本实施例中，向所述的低介电常数层间介质层220掺入碳元素的方法是离子注入或者等离子体掺杂。向所述的低介电常数层间介质层220掺入的是碳原子或者含碳分子。在一个实施例中，采用离子注入的方法向所述低介电常数层间介质层220掺入含碳的分子，比如，在本发明的一个实施例中，掺入的是C7Hx，注入的能量为200eV-20keV，注入的剂量为1E13-1E16原子/平方厘米。在本发明的另一个实施例中，所掺入的是C16Hx，注入的能量为200eV_20keV，注入的剂量为1E13-1E16原子/平方厘米。在本发明的实施例中，在向低介电常数层间介质层220掺入碳元素的工艺中，还可以修复在前述化学机械研磨过程中对低介电常数层间介质层220表面造成的伤害，从而有利于后续以金属填充所形成的沟槽300的步骤中在金属层与低介电常数层间介质层220之间形成良好的界面。因为在向低介电常数层间介质层220掺入碳元素的工艺中，半导体衬底200与沟槽300位置对应的表面有阻挡层210保护，所以所述掺杂工艺不会对半导体衬底200造成影响。在后续步骤中，如图8所示，还包括去除与沟槽300位置对应的阻挡层210，以及形成填充满所述沟槽300的金属层260。在本实施例中，所述金属层260的材料是铜。所述金属层260构成互连结构。综上，在本发明的实施例中，通过向低介电常数层间介质层掺入碳元素，补偿了在形成金属互连结构工艺中所造成的低介电常数层间介质层中的碳离子流失，从而降低了低介电常数层间介质层的介电常数值，进一步提高了半导体器件的性能。本发明的实施例虽然已以较佳实施例公开如上，但其并不是用来限定本发明的实施例，任何本领域技术人员在不脱离本发明的实施例的精神和范围内，都可以利用上述揭 示的方法和技术内容对本发明的实施例技术方案做出可能的变动和修改，因此，凡是未脱离本发明的实施例技术方案的内容，依据本发明的实施例的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明的实施例技术方案的保护范围。
权利要求
1.一种互连结构形成方法，其特征在于，包括 提供半导体衬底，所述半导体衬底表面依次形成有阻挡层、低介电常数层间介质层、覆盖介质层； 依次刻蚀所述覆盖介质层、低介电常数层间介质层，直至暴露所述阻挡层，形成沟槽； 去除所述覆盖介质层，直至暴露所述低介电常数层间介质层； 向所述低介电常数层间介质层掺入碳元素。
2.依据权利要求I的互连结构形成方法，其特征在于，所述向所述低介电常数层间介质层掺入碳元素包括在去除所述覆盖介质层之后，向所述低介电常数层间介质层掺入碳元素。
3.依据权利要求I的互连结构形成方法，其特征在于，所述向所述低介电常数层间介质层掺入碳元素包括在形成低介电常数层间介质层之后，形成覆盖介质层之前，向所述低介电常数层间介质层掺入碳元素。
4.依据权利要求I的互连结构形成方法，其特征在于，所述低介电常数层间介质层由甲基二乙氧基硅烷和松油烯形成。
5.依据权利要求I至4任一项所述的互连结构形成方法，其特征在于，形成所述低介电常数层间介质层的步骤包括，对由甲基二乙氧基硅烷和松油烯形成的低介电常数层间介质层进行紫外光固化处理。
6.依据权利要求5的互连结构形成方法，其特征在于，向所述低介电常数层间介质层掺入碳元素的方法是离子注入或者等离子体掺杂。
7.依据权利要求6的互连结构形成方法，其特征在于，向所述低介电常数层间介质层掺入的是碳原子或者含碳的分子。
8.依据权利要求7的互连结构形成方法，其特征在于，向所述低介电常数层间介质层掺入C7Hx或者C16Hx。
9.依据权利要求8的互连结构形成方法，其特征在于，采用离子注入的方法向所述的低介电常数层间介质层掺碳的工艺中，注入的能量为200eV-20keV，注入的剂量为1E13-1E16原子/平方厘米。
10.依据权利要求I的互连结构形成方法，其特征在于，还包括，去除与所述沟道位置对应的阻挡层，以及形成填充满所述沟槽的金属层。
全文摘要
一种互连结构形成方法，包括提供半导体衬底，所述半导体衬底表面依次形成有阻挡层、低介电常数层间介质层、覆盖介质层；依次刻蚀所述覆盖介质层、低介电常数层间介质层，直至暴露所述阻挡层，形成沟槽；去除所述覆盖介质层，直至暴露所述低介电常数层间介质层；向所述低介电常数层间介质层掺入碳元素。利用本发明的实施例所提供的互连结构形成方法可以避免低介电常数层间介质层的介电常数值降低，从而避免了因为电阻电容延迟过大而造成半导体器件性能下降。
文档编号H01L21/265GK102751233SQ20111009704
公开日2012年10月24日 申请日期2011年4月18日 优先权日2011年4月18日
发明者何永根, 周鸣 申请人:中芯国际集成电路制造(上海)有限公司