专利名称：窄设计窗为目标的面积有效高电压基于双极的esd保护的制作方法
技术领域：
本发明一般地针对集成电路装置及其制造方法。一方面，本发明涉及用于集成电路及其它电路中的静电放电(ESD)保护的半导体装置的制造和使用。
背景技术：
为了保护不受集成电路装置中的静电放电(ESD)情况的影响，ESD筘位电路通常被提供作为跨这样的集成电路装置的输入端子和/或其它端子的电压限制装置。用于设计 ESD筘位电路的传统方法包括在受保护的端子之间使用双极型晶体管和/或可控硅整流器电路(又称闸流晶体管电路)，受保护的端子在触发阈值电压Vt处接通，并且当跨受保护的端子的电压上升超过预定触发阈值电压或限制时传导电流。在操作中，当施加到端子的电压增加时，非常小的电流流过ESD筘位电路，直至达到触发阈值电压Vt，在该点处，ESD筘位电路开始传导电流直至保持点(通过较高保持电流和较低保持电压VH来限定的)，此后，根据ESD筘位电路的内部通路状态电阻Ron,电流和电压可以进一步增加到击穿点，超过该击穿点，可能发生破坏性失效而导致由于电压减小而伴生的进一步的电流增加。利用先进的智能供电技术，ESD设计师面对越来越窄的设计窗口，设计窗口限定在下限(由保护闩锁设定为小于保持电压Vh)和上限(通过用于受到保护的电路的击穿点来设定)之间的电压范围。随着设计窗口的缩小，存在在通路状态电阻用于ESD筘位电路的触发阈值电压Vt和保持电压Vh的调谐以及ESD筘位电路的尺寸之间的设计折衷。这些设计折衷由于ESD筘位电路被设计为保护不受正负电压波动影响而加剧。例如，期望保持低的通路状态电阻Rw，使得通路状态电压扩展(strech-out)不引起保护电路的劣化，而触发阈值电压Vt和保持电压Vh必须被调谐为在有效增加导通电阻的相对高电压的条件下激活ESD筘位电路，这是不期望的。在许多情况下，获得足够低的通路状态电阻Ron的唯一方式是增加ESD保护电路的尺寸，从而增加了芯片成本。在参考附图和随后的详细说明来回顾本申请的其余部分之后，本领域的技术人员将清楚传统过程和技术的其它限制和缺点。
当结合附图来考虑以下具体实施方式
时，可以理解本发明及其许多目的、特征和所获得的优点，在附图中图1是具有对称的低级(low stage)和顶级(top stage)的双极性ESD保护装置的部分横截面视图；图2是没有折衷ESD性能的情况下的具有低导通电阻和减小的封装的单极性ESD 保护装置的部分横截面视图；图3是针对单极性保护所优化的ESD保护装置的部分横截面视图；以及图4是图示根据本发明的所选实施例的用于制造装置的各种方法的简化示意性流程图。
应当认识到，为了图示的简单和清楚，附图中所图示的元件不一定按比例描绘。例如，为了促进并改善清楚和理解的目的，一些元件的尺寸可能相对于其它元件被放大。此夕卜，在适当的情况下，在附图中重复附图标记以表示相应或类似的元件。
具体实施例方式需要一种改进的高电压保护电路和制造工艺来克服本领域中的问题，该改进的高电压保护电路和制造工艺在不使其它重要装置性质劣化的情况下，保护电子电路不受电压波动的影响。因此，高电压基于双极的ESD保护装置被描述为由低级和顶级中的半导体区域的紧凑布置形成，以提供不受单极性ESD电压事件影响的保护。低级在用作npn晶体管集电极和pnp晶体管基极的η型半导体区域或阱中形成，并且包括用作npn晶体管基极和 pnp晶体管集电极的ρ型区域或阱，其中形成有用作NPN晶体管发射极的η型区域和用于基极欧姆接触的P型区域，该η型区域和ρ型区域都被电连接到第一或阴极端子。顶级在用作npn晶体管集电极和pnp晶体管基极的η型半导体区域或阱中单独形成，并且包括用作pnp晶体管集电极的ρ型区域或阱，其中仅形成有ρ型区域，该ρ型区域被电连接到第二或阳极端子。当ESD保护装置的第一端子和第二端子受到ESD电压影响时，装置通过将固有闸流晶体管触发为骤回模式(snap-back)来开始操作，该骤回模式提供通过装置的低阻抗路径以供对ESD电流进行放电。所公开的ESD保护装置特定地针对单极性保护来进行优化，以提供非常高的ESD性能(在电流能力、抗闩锁效应、抗EMC效应等)、低通路状态电阻 Ron以及非常紧凑的封装。现在将参考附图来详细地描述本发明的各种说明性实施例。虽然在以下描述中阐述了各种细节，但是应当认识到，本发明可以在没有这些特定细节的情况下被实践，并且可以对本文中描述的发明进行许多实施方式特定的决策以实现装置设计人员的特定目标， 诸如符合工艺技术或设计相关的约束，这将因不同的实施方式而变化的。虽然这样的开发努力可能是复杂并且耗时的，但将是对于受益于本公开的本领域技术人员来说所采取的惯例。例如，为了避免对于本发明的限制或混淆，参考半导体装置的简化横截面示图(不包括每个装置特征或几何结构)来描绘所选择的方面。这样的描述和表示由本领域的技术人员使用以向本领域中的其他技术人员描述和传达其工作的本质内容。另外，虽然本文描述了特定的示例性材料，但是本领域的技术人员应当认识到，可以在不损失功能的情况下用具有类似性质的其它材料来代替。还应当注意，在本具体实施方式
中，将形成或去除特定材料以制造半导体结构。而用于形成或去除这样的草料的特定过程在下文不会被详细描述，本领域的技术人员应当意识到用于以适当的厚度生长、沉积、去除或形成这样的层的传统技术。这样的细节是公知的，并且被认为是没有必要对本领域的技术人员教导如何实现或使用本发明。图1是使用BiCMOS工艺技术在衬底103中制造的具有对称的低级101和顶级102 的双极性ESD保护装置100的部分横截面视图。P-基极114在N-阱116中形成以限定 p-n结128并且围绕η+区域112和ρ+区域122，使得ρ-基极114被设置在η+区域112与 N-阱116之间。类似地，ρ-基极118在N-阱116中单独形成以限定ρ_η结1 并且围绕 P+区域1 和η+区域120，使得ρ-基极118被设置在η+区域120与N-阱116之间。阳极端子A被形成为与η+区域112和ρ+区域122电接触，并且阴极端子C被形成为与η+区域120和ρ+区域124电接触。得到的结构100在不考虑跨其两个端子A和C出现的ESD 脉冲的极性的情况下进行操作。为了图示电路功能，图1示出了被叠加在双极性ESD保护装置100的横截面视图上的电路示意图。在顶级102中，η+区域112、ρ-基极114和η-阱 116分别形成ηρη双极晶体管130的发射极区域、基极区域和集电极区域。以类似的方式， 低级101包括η+区域120、ρ-基极118和η-阱116，该η+区域120、ρ-基极118和η-阱 116—起分别形成ηρη双极晶体管150的发射极区域、基极区域和集电极区域。另外，根据电压和电流脉冲的极性，ρηρ双极晶体管140被形成为包括基极区域(N-阱116)以及发射极区域和集电极区域(P-基极118和ρ-基极114)。电阻器132表示设置在ρ+区域122与 N-阱116之间的ρ-基极114的电阻。电阻器134表示位于跨晶体管140的基极区域和晶体管130的集电极区域的N-阱区域116的电阻，而电阻器136表示位于跨晶体管140的基极区域和晶体管150的集电极区域的η-阱区域116的电阻。最后，电阻器138表示设置在 P+区域124与N-阱116之间的ρ-基极118的电阻。如将认识到的，当电路和ESD保护装置100在第一电压基准和第二电压基准(例如，Vdd和Vss)之间并联地连接，使得A端子被连接到第一电压基准(例如，Vdd)并且C 端子被连接到第二电压基准(例如，Vss)时，ESD保护装置110进行操作以提供双极性ESD 保护来保护电路不受正负电压或电流脉冲的影响。如果跨端子A和端子C施加正的电压或正的电流脉冲(使得相对于端子C，在端子A处施加更大的正电压)，则ρηρ晶体管140和 ηρη晶体管150接通，而ηρη晶体管130保持截止，在该情况下，ρ_基极118形成ρηρ晶体管140的集电极区域，N型阱116形成ρηρ晶体管140的基极区域，并且ρ-基极114形成 ρηρ晶体管140的发射极区域，如实心箭头142所示。相反，如果跨端子A和端子C施加负的电压或负的电流脉冲，则ρηρ晶体管140和ηρη晶体管130都接通，而ηρη晶体管150保持截止。在该模式下，P-基极114形成ρηρ晶体管140的集电极区域，N-阱116形成ρηρ 晶体管140的基极区域，并且ρ-基极118形成ρηρ晶体管140的发射极区域，如空心箭头 144所示。虽然双极性ESD保护装置100具有非常高的ESD稳健性和低通路状态电阻Rm，但是存在仅在极性事件中的一个的情况下使用的并且能够被去除以提供具有小封装的单极性ESD保护的装置特征。例如，顶级102中的η+区域112在由负的电压脉冲或反向电压脉冲激活时用作用于NPN晶体管130的发射极，但是在其他情况下NPN晶体管130另外保持导通，意味着对于进行保护而不受正电压或正的电流脉冲影响来说不需要η+区域112。因此，参考图2，申请人已描述了单极性ESD保护装置200的部分横截面视图，该单极性ESD保护装置200具有低导通电阻、减小的封装和未折衷的ESD性能。如所描绘的，单极性ESD保护装置200可以使用标准BiCMOS工艺技术来制造，以在ρ型衬底203中形成N-阱216。第一 P"阱和第二 P-阱214、218在N-阱216的独立区域中形成，使得N-阱216被设置在第一 P-阱214和第二 ρ-阱214之间并且在第一 ρ-阱214和第二 ρ-阱214的周围。形成第一 P-阱214以限定ρ-η结228，并且包括ρ+区域222，其被形成为使得P-阱214被设置在 P+区域222周围。类似地，第二 ρ-阱218被形成为限定ρ-η结226，并且包括ρ+区域224 和η+区域220，ρ+区域2 和η+区域220在ρ-阱218的独立区域中形成，使得ρ-阱218 被设置在P+区域2Μ和η+区域220之间并且在ρ+区域2Μ和η+区域220周围。第一阳极端子A被形成为与ρ+区域222电接触，并且第二阴极端子C被形成为与η+区域220和ρ+区域224电接触。由于低级201和顶级202不是对称的，所以ESD保护装置200仅保护不受到跨其两个端子A和C出现的正极性ESD脉冲的影响(其中，相对于端子C，在端子A处施加更大的正电压)，但是这样做具有较小的封装，如箭头204所指示的，箭头204指示了与双极性 ESD保护装置100相比在尺寸上的节省。为了图示电路功能，图2示出了用于单极性ESD保护装置200的叠加电路示意图。在顶级202中，ρ-阱214和ρ-阱216形成p-η 二极管230 的P-区域和η-区域。替代地，ρ-阱214和η-阱216形成ρηρ晶体管MO (下文描述)的发射极区域和基极区域，在该情况下，不需要独立地表示ρ-η 二极管230。在低级201中， η+区域220、ρ-基极218和η-阱216分别形成ηρη双极晶体管250的发射极区域、基极区域和集电极区域。另外，Pnp双极晶体管240被形成为包括基极区域(N-阱216)以及发射极区域和集电极区域(P-基极218和ρ-阱214)。电阻器232表示设置在ρ+区域222和 N-阱216之间的ρ-基极214的电阻。电阻器234表示位于跨晶体管MO的基极区域和二极管230的ρ型区域的N-阱区域216的电阻，而电阻器236表示位于跨晶体管MO的基极区域和晶体管250的集电极区域的η-阱区域216的电阻。最后，电阻器238表示设置在ρ+ 区域2Μ与N-阱216之间的ρ-基极218的电阻。如果跨单极性ESD保护结构200的端子A和端子C施加超过阈值电压/电流要求的正电压或电流脉冲，则ρηρ晶体管240和ηρη晶体管250接通，同时p-η 二极管230是导电的。在该模式下，接通ESD装置所需要的正阈值电压受到在ρ-阱218和η-阱216之间的雪崩击穿的控制，并且该正阈值电压的值可以通过包括额外的η-阱以减小在P-阱218 和η-阱216之间的距离来进行调整。由此被激活，ρ-基极218形成ρηρ晶体管240的集电极区域，N-阱216形成ρηρ晶体管240的基极区域，并且ρ-阱214形成ρηρ晶体管MO 的发射极区域，如实心箭头242所示。以该方式，当跨ESD保护结构200的端子A和端子C 施加正脉冲，从而将由ρ-η-ρ-η区域214、216、218和220限定的闸流晶体管270触发为骤回模式时，晶体管240和250接通。现在转到图3，描绘了面积有效的高电压基于双极的ESD保护装置300的部分横截面视图，该面积有效的高电压基于双极的ESD保护装置300针对单极性保护被优化并且在两个电压端子(例如，Vdd和Vss)之间与保护电路340并联连接。虽然用直线和边角区域以简化的形式图示了各种结构、阱和层区域，但是应当认识到，不同结构、阱和层区域的实际轮廓不必与该简化描绘一致，而是将替代地取决于所使用的特定制造工艺(多个工艺)。 例如，各种阱区域可以具有反映在其形成中所使用的注入和加热步骤的曲线结轮廓。所描绘的ESD保护装置300由具有P型导电性和N型导电性的不同半导体材料形成。利用P型材料，掺杂浓度从最低掺杂浓度(P-)、较高掺杂浓度(P)、甚至较高掺杂浓度(P+)以及最高掺杂浓度(P++)而变化。类似地，用于N型材料的掺杂浓度从最低掺杂浓度(N)、较高掺杂浓度(N+)和最高掺杂剂浓度(N++)而变化。如所描绘的，ESD保护装置300可以被形成在半导体衬底(诸如ρ型衬底层303) 上或者被形成为半导体衬底的一部分，该半导体衬底以预定P掺杂水平(例如，约lE15cm_3) 由具有第一导电类型杂质的材料形成，但是可以使用任何期望的掺杂剂类型和/或浓度。 如应当认识到的，衬底303可以被形成为体型半导体衬底或绝缘体上半导体(SOI)型衬底， 其中，使用如在下文中更全面地描述的外延半导体生长和/或选择性掺杂技术来形成一个或多个附加半导体层和/或阱区域。因此，本发明不限于任何特定衬底类型。而且，根据正在制造的装置的类型，半导体衬底303可以单独地或与外延层305(例如，ρ型印i层)组合地被实现为体硅衬底、单晶硅(掺杂或未掺杂)、SOI衬底或任何半导体材料，包括例如， Si、SiC、SiGe、SiGeC、Ge、GaAs、InAsJnP以及其它III/V族或II/VI族化合物半导体或其任何组合。虽然单独地或与在其中形成的任何附加层或区域组合地形成了衬底303，具有该衬底303具有限定衬底的最高范围的上表面309。在衬底303/305中，可以形成包括N+掩埋层304和多个η型沉降阱307的隔离结构。可以通过使用掩膜来形成η型沉降阱307以选择性地使η型杂质扩散或注入到衬底中达到预定的注入能量和掺杂浓度(例如，1Ε16至lE19cnT3)，以便于使其位于衬底303/305 的上部分中，并且处于足以达到N+掩埋层304的深度。在所选择的实施例中，η型沉降阱包括位于ESD保护装置300的外围处的一个或多个隔离阱307-1、307-3以及中央η型沉降阱307-2，该中央η型沉降阱307-2对ESD保护装置300进行分隔以限定低级部分301 和顶级部分302部分。关于N+掩埋层304，使用不同的掩膜和/或注入顺序来选择性地向衬底303/305中注入η型杂质(例如，锑)达预定注入能量和掺杂剂浓度(例如，1Ε18至 lE20cm_3)，以便于与η型沉降阱(多个沉降阱)307重叠，并且在后续形成的ρ-阱区域300 以下。如所描绘的，浮置隔离结构304/307没有被连接至任何基准电位，并且在ESD保护装置300的正常操作期间独立地围绕并且隔离低级301和顶级302 二者。如应当认识到的， N+掩埋层304可以是以任何方式形成的掩埋层、外延层或任何N型层。N+沉降阱307可以被实现为导电沉降，或者以任何期望方式来实现，并且与N+掩埋层304组合地形成隔离槽区或特征，可以使用该隔离槽区或特征来使ESD保护装置300与集成电路的其余部分导电地隔离。通过使用用于蚀刻和用一个或多个电介质材料填充深沟槽开口的任何期望技术在衬底303/305中的ESD保护区域周围形成深沟槽绝缘体区域314。在掩埋层304以上，一个或多个半导体层305被形成为具有第一导电类型(例如， P型)杂质的预定厚度的材料。例如，可以通过向现有半导体衬底层中注入P型杂质，或者通过以P型掺杂浓度(例如，大约1Ε14至lE16cm_3，并且更优选地lE15cm_3)生长具有在大约1. 5 5um范围内的厚度的外延ρ型层来形成ρ型半导体层305，但是可以使用其它掺杂剂类型、厚度和/或浓度。虽然形成，但是选择并且控制掺杂浓度和/或外延生长条件以使P型半导体层305形成为用于后续形成的深η-阱区域306、η-阱区域307和ρ-阱区域 308的轻掺杂ρ型层。在该工艺的该阶段处，可以使用任何期望的外延工艺在整个N+掩埋层304上方形成外延ρ型层305，以使ρ型半导体层生长或沉积至期望的厚度和掺杂浓度。在ρ型半导体层305中，第一低电压阱区域308-1和第二低电压阱区域308_2被形成为具有第一导电类型(例如，P型)杂质的预定深度的材料，从而使其定位为围绕并且包含每个后续形成的端子接触区域310-312。例如，可以通过使用掩膜或其它技术以使用预定注入能量和掺杂剂浓度(例如，1Ε16至lE19cnT3，并且更优选地5E16至5E18cnT3，并且更优选地lE17Cm_3)选择性地扩散或注入ρ型杂质至预定深度(例如，1. 5um)，来使第一阱区域308-1和第二阱区域308-2形成为深ρ型扩散，但是可以使用其它掺杂剂类型、深度和/ 或浓度。第一低电压阱区域308-1和第二低电压阱区域308-2通常比ρ型半导体层305在某种程度被更重地掺杂。虽然形成，但是选择并且控制掺杂浓度、注入能量和结深度以形成 P-阱区域308-1、308-2，使得ρ-阱区域308_1、308_2被完全包含在ρ型半导体层305内，并且与深η-阱区域306和η-阱区域307分离。在ρ型半导体层305中深阱区域306被形成为预定深度的具有第二导电类型(例如，η型)杂质的材料，从而使其定位为与中央N-阱307-2欧姆接触，并且与第一 ρ-阱区域 308-1间隔开。例如，可以通过使用掩膜或其它技术以使用预定注入能量或掺杂剂浓度(例如，5Ε15至2E18cnT3，并且更优选地5E16至5E17cnT3)向衬底303/305中扩散或注入η型杂质至预定深度(例如，约0. 2至3微米，并且更优选地处于与第一 ρ-阱区域308-1基本上相同的深度)，来使深η-阱区域306形成为深η型扩散，但是可以使用其它掺杂剂类型、厚度和/或浓度。在形成深η-阱区域306时，选择并且控制掺杂浓度、注入能量和结深度，使得紧挨着第一阱区域308-1但与第一阱区域308-1间隔开地形成深η-阱区域306，以从而限定基极-集电极间距尺寸D 330，该基极-集电极间距尺寸D 330由在ρ-阱(基极)区域308-1的边界331和中央N-阱区域307-2的边界332之间的横向间隔来确定。如所描绘的，基极-集电极间距尺寸D 330控制跨越在边界331-332之间的ρ型半导体层305的部分333的雪崩击穿区域334。以该方式，由在ρ-阱308-1和η-阱306之间的雪崩击穿来控制阈值电压值，并且该阈值电压值能够由这些阱308-1和306之间的距离D 330来调整。在形成ρ-阱和η-阱区域306-308之后，使用多个独立注入掩膜和注入工艺来形成接触区域310-313，包括阴极接触区域310、312和阳极接触区域311。例如，可以通过使用注入掩膜(未示出)来使用预定注入能量和掺杂剂浓度(例如，lE19-lE21cm_3)选择性地向第一低电压P-阱区域308-1和中央η-阱307-2中注入η型杂质至预定厚度(例如，约 0.3微米)来形成η+接触区312、313，但是可以使用其它掺杂剂类型、厚度和/或浓度。以类似的方式，可以通过使用注入掩膜(未示出)来使用预定注入能量和掺杂剂浓度(例如， 1Ε19-1Ε21αιΓ3)选择性地向第一低电压ρ-阱区域308-1和中央η-阱307-2中注入ρ型杂质至预定厚度(例如，约0.3微米)来形成ρ+接触区域310、311，但是可以使用其它掺杂剂类型、厚度和/或浓度。可以在衬底303/305的上部分中形成浅沟槽隔离(STI)区域315-318，以围绕并且隔离ESD保护装置300中的各种阱区域。可以通过使用蚀刻掩膜选择性地蚀刻衬底303/305 中的沟槽开口、用适当的隔离材料填充开口并且然后对隔离材料(多个隔离材料)隔离向下进行抛光或平面化至衬底303/305的表面，来形成STI区域315-318。虽然被示为STI区域，但是应当认识到，还可以使用场氧化物区域，或者任何其它期望的电介质材料，其形成用于使ESD保护装置300与集成电路的其余部分电隔离的电绝缘阻障。在后端工艺期间，形成一个或多个金属化层320-321来限定用于ESD保护装置300 的第一端子和第二端子。例如，在形成接触区域(多个接触区域)310-313之后，在接触区域310-313上方沉积、图案化并且选择性地蚀刻电介质或掩膜层319以限定开口。在接触区310-313被暴露的情况下，对导电层进行沉积、施加掩膜并且选择性地蚀刻以形成第一导体320和第二导体321。第一导体320被形成为进行与低级301中的η+接触区域310和 P+接触区域312的欧姆接触，从而形成阴极端子。可以使用相同的工艺步骤来形成与顶级 302中的ρ+接触区域311欧姆接触的第二导体321，从而形成阳极端子。利用所描绘的ESD保护装置300，使用标准BiCMOS工艺技术来提供不受正极性 ESD脉冲影响的保护，该标准BiCMOS工艺技术用于制造在ρ型衬底303/305中的N+隔离结构304/307，从而限定并且隔离ρ型半导体层305中的第一低电压ρ-阱308-1和第二低电压P-阱308-2，使得中央η型阱307-2被设置在第一低电压ρ-阱308-1和第二低电压 P-阱308-2之间。在第一或低级ρ-阱308-1中，单独地形成ρ+区域310和η+区域312，使得P-阱308-1被设置在ρ+区域310和η+区域312之间和ρ+区域310和η+区域312的周围。类似地，在第二或顶级P-井308-2中，仅形成了 ρ+区域311，而没有任何伴随的η+ 区域，从而减小了装置封装。第一阳极端子A 323被形成为与ρ+区域311电接触，并且第二阴极端子C 322被形成与ρ+区域310和η+区域312电接触。在该构造中，第一 ρ-阱区域308-1中的掺杂η+区域312用作发射极，ρ-阱308-1充当基极，掺杂ρ+区域310用作基极接触区域，并且中央η型阱307-2和/或N+掩埋层304用作用于低级ηρη晶体管的集电极。另外，Pnp双极晶体管被形成为包括基极区域(中央η型阱307-2和/或N+掩埋层 304)、集电极区域(ρ-阱区域308-1)和发射极区域(ρ-阱区域308-2)。ESD保护装置300 的其余电路功能遵循以上参考图2提供的描述，使得当跨单极性ESD保护结构300的端子 322,323施加正的电压或正的电流脉冲时，ρηρ晶体管和ηρη晶体管接通，从而将由串联连接的P-区域(308-2)、！ι-区域(304/307-2)、ρ-区域(308-1)和η-区域(312)限定的闸流晶体管触发为骤回模式。图4是图示根据本发明的所选择的实施例的用于制造面积的高电压基于双极的 ESD保护装置的各种方法400的简化示意性流程图。在描述制造方法400中，通过以可以形成的不同区域的示例的方式，而不是以限制的方式，来提供各种附图标记、掺杂类型和浓度，但是这仅意在促进对各种示例性实施例的理解。一旦制造方法开始(步骤40 ，则在步骤404处提供半导体衬底层，该半导体衬底层具有第一导电类型(例如，ρ型)和掺杂浓度 (例如，大约lE15cnT3)。除非另外指明，否则可以以任何期望的顺序来提供后续步骤。在半导体衬底层中，通过选择性地注入并且扩散具有第二导电类型(例如，η型) 的掺杂物限定并且隔离衬底中的第一 P型区域和第二 P型区域，来形成N+掩埋层以及一个或多个隔离N-阱(步骤404)。例如，可以通过向衬底中注入并且扩散η型掺杂剂至预定注入能量和掺杂剂浓度(例如，1Ε18至lE20cm_3)来形成N+掩埋层。另外，可以通过使用掩膜来选择性地向衬底中扩散或注入η型杂质至预定注入能量和掺杂剂浓度(例如，1Ε16至 lE19cm_3)，以便于从衬底的表面延伸并且向下至与N+掩埋层交叉，来形成隔离N-阱。隔离 N-阱中的一个被定位用于使衬底中的第一 ρ型区域和第二 ρ型区域分离，该隔离N-阱中的一个将限定ESD保护装置的低级部分和高级部分。在步骤406处，在衬底中选择性地形成第一 ρ-阱区域和第二 P-阱区域，以限定由隔离N-阱分离的ESD保护装置的低级部分和高级部分。例如，可以通过使用掩膜来使用预定注入能量和掺杂剂浓度(例如，1E16至lE19cm_3)选择性地向衬底中扩散和注入ρ型杂质至预定深度(例如，1.5um)来形成第一 ρ-阱区域和第二 ρ-阱区域。分别将第一 P-阱区域和第二 P-阱区域注入到ESD保护装置的低级部分和高级部分中。 在步骤408处，选择性地在衬底中形成深η-阱区域，以限定基极_集电极间距，该基极-集电极间距控制在深η-阱区域与附近的低电压P-阱区域之间的击穿。该间距用于触发在ESD保护装置的低级中的ηρη双极晶体管。例如，可以通过使用掩膜来使用预定注入能量和掺杂剂浓度(例如，在大约5Ε15至2E18cm_3范围内)选择性地扩散或注入η型杂质至预定深度(例如，约0. 2至3um)，来形成深η-阱区域。 在步骤410处，诸如通过使用掩膜来选择性地扩散或注入ρ型杂质以形成浅的高度掺杂的P型扩散，在第一 P-阱区域和第二 P-阱区域中形成P+接触区域。P+接触可以与形成P型源极区域/漏极区域同时形成。在步骤412处，仅在第一 ρ-阱区域中形成η+接触区域，从而减少对第二 P-阱区域的面积要求。可以通过使用掩膜来选择性地扩散或注入η型杂质以形成浅的高度掺杂的 η型扩散来形成η+接触区域。η+接触可以与形成η型源极/漏极区同时形成。在步骤414处，可以在第一 ρ-阱区域中的η+接触区域和P+接触区域上方形成金属化或端子电极，从而形成阴极端子。同时，可以在第二 P-阱区域中的P+接触区域上方形成金属化或端子电极，从而形成阳极端子。如所描绘的，制造方法400在步骤416处结束， 但是应当认识到，可以执行额外的前端和后端工艺步骤(未示出)。在制造ESD保护装置之后，激活装置(步骤418)来提供不受施加到阴极端子和阳极端子的单极性电压或电流脉冲影响的高电压基于双极的ESD保护。具体地，跨阴极端子和阳极端子施加的超过触发要求的正的电压或电流脉冲接通低级中的ηρη晶体管，该该低级中的ηρη晶体管由第一 ρ-阱区中的η+接触区域(发射极)、第一 ρ-阱区(基极)以及位于第一 P型区域和第二 P型区域之间的N+掩埋层和隔离N-阱二者(集电极)形成。同时，正电压/电流脉冲接通ρηρ晶体管，该ρηρ晶体管由第一 P-阱区域(集电极)、位于第一 P型区域和第二 P型区域之间的N+掩埋层和隔离N-阱区二者(基极)以及第二 ρ-阱区(发射极)形成。至此，应当认识到，在本文中提供了一种集成电路装置和用于制造该集成电路装置的方法。如所公开的，集成电路装置包括并联地耦合在第一端子和第二端子之间的电路以及单极性双极晶体管静电放电(ESD)筘位电路。该ESD筘位电路包括第一导电类型(例如，P型)的衬底区域；第一导电类型的第一半导体区域(例如，在较轻掺杂P型外延层中形成的重掺杂P-阱)，该第一导电类型的第一半导体区域在衬底的表面处形成；第一导电类型的第二半导体区域(例如，例如，在较轻掺杂P型外延层中形成的重掺杂P-阱)，该第一导电类型的第二半导体区域在衬底的表面处形成，并且与第一半导体区域分离；以及第二导电类型的电浮置第三半导体区域，该电浮置第三半导体区域，该第二导电类型与第一导电类型相反(例如，η型)，该第二导电类型的电浮置第三半导体区域在衬底中被形成为围绕并且分离第一半导体区域和第二半导体区域。在第一半导体区域中，形成了连接到第一端子的第一导电类型的第一接触区域和连接到第一端子的第二导电类型的第二接触区域。在第二半导体区域中，形成了连接到第二端子的第一导电类型的第三接触区域，而没有形成连接到第二端子的第二导电类型的额外接触区域。因此，第一半导体区域的尺寸被确定在第一相对较大的面积，以容纳第一接触区域和第二接触区域，而第二半导体区域的尺寸被确定在第二相对较小的面积，以仅容纳第三接触区域。电浮置第三半导体区域可以包括重掺杂η型阱，该重掺杂η型阱在衬底的表面处形成，以使第一半导体区域和第二半导体区域分离；重掺杂η型掩埋层，重掺杂η型掩埋层被形成在第一半导体区域和第二半导体区域以下并且与重掺杂η型阱欧姆接触；和/或η-阱区域，该η-阱区域在衬底的表面处被形成为与重掺杂η型阱欧姆接触，并且与第一半导体区域分离了间距尺寸，该间距尺寸控制在第一半导体区域和η-阱区之间的雪崩击穿区域。当第一端子被电耦合到接地基准电位， 并且第二端子被电耦合到要保护其不受超过触发电压值的电压影响的电路中的节点时，跨第一端子和第二端子设置与电压相关联的电流在电压时自动地流过单极性双极晶体管ESD筘位电路。在另一形式中，提供了一种制造半导体装置的方法。在公开的方法中，第一 P型区域和第二 P型区域(例如，P-阱，单独地或与P型外延层组合地)在衬底的表面处被形成为由至少η型半导体区域的一部分彼此间隔开，使得第一 P型区域在η型半导体区域的表面处具有比第二 P型区域更大的面积。在所选择的实施例中，诸如通过在衬底的表面处形成重掺杂η型阱并且以与在第一 P型区域和第二 P型区域以下的重掺杂η型掩埋层欧姆接触，η型半导体区域被形成为电浮置η型半导体区域，其围绕第一 P型区域和第二 P型区域并且使其分离。在其它实施例中，电浮置半导体区域在衬底的表面处与重掺杂η型阱欧姆接触被形成有η-阱区，并且与第一区域分离下述间距尺寸，该间距尺寸控制在第一区域和 η-阱区域之间的雪崩击穿区域。随后，在第一 P型区域和第二 P型区域中的每一个中分别形成第一 P型接触区域和第二 P型接触区域。另外，仅在第一区域中而不在第二区域中形成第三η型接触区域。随后，第一端子和第二端子被形成为使得第一端子与第一接触区域和第三接触区域电接触，并且第二端子与第二接触区域电接触，从而形成在第一端子和第二端子之间耦合的单极性双极晶体管静电放电(ESD)筘位电路。在其它实施例中，公开了一种用于提供ESD保护的方法和系统。如所公开的，在由具有第一导电类型的衬底区域的半导体主体形成的集成电路提供静电放电(ESD)保护结构。如所形成的，所提供的ESD保护结构包括第一导电类型的第一半导体区域，其中形成有第一导电类型的第一接触区域和第二相反导电类型的第二接触区域，其中，第一接触区域和第二接触区域被连接到第一接地端子，并且其中，第一半导体区域的尺寸被确定为包含第一接触区域和第二接触区域。ESD保护结构还包括第一导电类型的第二半导体区域，其中形成有第一导电类型的第三接触区域，而不包括第二导电类型的任何接触区域，其中，第三接触区域被连接到第二端子，并且其中，第二半导体区域的尺寸被确定为包含第三接触区域而不包含任何额外接触区域。另外，ESD保护结构包括第二导电类型的电浮置第三半导体区域，第二导电类型的电浮置第三半导体区域与第一和第二半导体区域连续，以便于围绕并且分离第一半导体区域和第二半导体区域。当在集成电路的第二端子和第一接地端子之间施加具有比触发值更大幅值的正电压时，ηρη晶体管(由第二接触区域、第一半导体区域和电浮置第三半导体区域域形成)接通，并且ρηρ晶体管(由第一半导体区域、电浮置第三半导体区域和第三半导体区域形成)也接通，从而使得基本上只有当跨第一端子和第二端子的电压超过触发值时电流才能够流过ESD保护结构。如应当认识到的，电压从在第一端子和第二端子之间的ESD产生，并且在跨第一端子和第二端子的电压的幅值变得大于触发值时使得ESD保护结构进入骤回条件。虽然本文公开的所述示例性实施例针对用于窄设计窗口的面积有效的高电压单极性ESD保护装置以及用于制造该装置的方法，但是本发明不一定局限于示例性实施例， 该示例性实施例图示了适用于多种晶体管制造工艺和/或结构的本发明的各创造性方面。 因此，上文公开的特定实施例仅仅是说明性的，并且不应将其视为对本发明的限制，因为可以以对于受益于本文教导内容的本领域技术人员来说显而易见的不同但等效的方式来修改并实施本发明。例如，虽然参考P型衬底描述了本文所示的各种装置，但是这仅仅是为了方便解释冰且并不意在是限制性的，并且本领域的技术人员将理解的是，本文教导的原理适用于任何导电类型的装置。因此，作为N型或P型的特定区域的标识仅仅是以说明而不是限制的方式，并且可以用相反的导电类型区域来代替以便于形成相反导电类型的装置。此夕卜，所述层的厚度和掺杂浓度可以偏离所公开的范围和值。因此，前述说明并不意在使本发明局限于所阐述的特定形式，相反，意在涵盖可以包括在由所附权利要求限定的本发明的精神和范围内的这样的替代、修改和等价物，使得本领域的技术人员应当理解，在其最广泛的形式中在不脱离本发明的精神和范围的情况下能够进行各种变更、替代和修改。
上文已经关于特定实施例描述了益处、其它优点和解决方案。然而，益处、优点或解决方案以及可能使得任何益处、优点、对问题的解决方案发生或变得更加明显的任何元素不应被理解为任何或所有权利要求的关键、必要或本质特征或元素。本文所使用的术语 “包括”或其任何其它变体意在涵盖非排他性包括，使得包括一系列元素的过程、方法、制品或设备不仅包括那些元素，还可以包括没有明确列出和这样的过程、方法、制品或设备所固有的其它元素。
权利要求
1.一种集成电路装置，包括第一端子禾口第二端子；单极性静电放电ESD筘位电路，所述单极性静电放电(ESD)筘位电路被耦合在所述第一端子和所述第二端子之间，包括(a)衬底；(b)第一导电类型的第一半导体区域，所述第一半导体区域在所述衬底中形成；(c)所述第一导电类型的第二半导体区域，所述第二半导体区域在所述衬底中形成并且与所述第一半导体区域分离；以及(d)与所述第一导电类型相反的第二导电类型的第三半导体区域，所述第三半导体区域在所述衬底中形成以围绕并且分离所述第一半导体区域和所述第二半导体区域；其中，所述第一半导体区域包括连接到所述第一端子的所述第一导电类型的第一接触区域；以及，连接到所述第一端子的所述第二导电类型的第二接触区域，并且其中，所述第二半导体区域包括连接到所述第二端子的所述第一导电类型的第三接触区域，并且不包括连接到所述第二端子的所述第二导电类型的额外接触区域。
2.根据权利要求1所述的集成电路，其中，所述第一导电类型是P型，并且所述第二导电类型是η型。
3.根据权利要求1所述的集成电路装置，其中，所述第一半导体区域和所述第二半导体区域的每一个包括在所述衬底的表面处形成的重掺杂P-阱。
4.根据权利要求1所述的集成电路装置，其中，所述第一半导体区域和所述第二半导体区域的每一个包括在具有相对较轻掺杂的P型外延层中形成的重掺杂P-阱。
5.根据权利要求1所述的集成电路装置，其中，所述第三半导体区域包括重掺杂η型阱，所述重掺杂η型阱在所述衬底的表面处形成，以使所述第一半导体区域和所述第二半导体区域分离。
6.根据权利要求5所述的集成电路装置，其中，所述第三半导体区域包括重掺杂η型掩埋层，所述重掺杂η型掩埋层在所述第一半导体区域和所述第二半导体区域以下形成并且与所述重掺杂η型阱欧姆接触。
7.根据权利要求5所述的集成电路装置，其中，所述第三半导体区域包括η-阱区域，所述η-阱区域在所述衬底的表面处形成为与所述重掺杂η型阱欧姆接触并且与所述第一半导体区域分离了间距尺寸，所述间距尺寸控制所述第一半导体区域与所述η-阱区域之间的雪崩击穿区域。
8.根据权利要求1所述的集成电路装置，其中，所述第一端子被电耦合到接地基准电位，并且所述第二端子被电耦合到要被保护不受超过触发电压值的电压影响的电路中的节点，使得当跨所述第一端子和所述第二端子施加超过所述触发电压值的电压时与所述电压相关联的电流自动地流过所述单极性ESD筘位电路。
9.根据权利要求1所述的集成电路装置，其中，所述第一半导体区域的尺寸被确定在第一相对较大的面积以容纳所述第一接触区域和所述第二接触区域二者，而所述第二半导体区域的尺寸被确定在第二相对较小的面积以仅容纳所述第三接触区域。
10.一种制造半导体装置的方法，所述方法包括在衬底的表面处形成第一导电类型的第一区域和第二区域，使得所述第一区域和所述第二区域由至少一部分第二相反导电类型的半导体区域彼此间隔开，并且使得所述第一区域在所述半导体区域的表面处具有比所述第二区域大的面积；在所述第一区域和所述第二区域中的每一个中分别形成所述第一导电类型的第一接触区域；仅在所述第一区域中而不在所述第二区域中形成所述第二导电类型的第二接触区域；以及形成第一端子和第二端子，使得所述第一端子与在所述第一区域中形成的所述第一接触区域和所述第二接触区域电接触，并且所述第二端子与在所述第二区域中形成的所述第一接触区域电接触，从而形成耦合在所述第一端子和所述第二端子之间的单极性静电放电 ESD筘位电路。
11.根据权利要求10所述的方法，其中，所述第一导电类型是ρ型，并且第二导电类型是η型。
12.根据权利要求10所述的方法，其中，形成所述第一区域和所述第二区域的步骤包括在所述衬底的表面处形成第一 P-阱和第二 P-阱。
13.根据权利要求10所述的方法，其中，形成所述第一区域和所述第二区域的步骤包括在具有相对较轻掺杂的P型外延层中形成重掺杂P-阱。
14.根据权利要求10所述的方法，其中，形成所述第一区域和所述第二区域的步骤包括在所述衬底中形成所述第二导电类型的电浮置半导体区域，以围绕并且分离所述第一区域和所述第二区域。
15.根据权利要求14所述的方法，其中，形成所述电浮置半导体区域的步骤包括在所述衬底的表面处形成重掺杂η型阱，以分离所述第一半导体区域和所述第二半导体区域。
16.根据权利要求15所述的方法，其中，形成所述电浮置半导体区域的步骤包括使重掺杂η型掩埋层形成在所述第一区域和所述第二区域以下并且与所述重掺杂η型阱欧姆接触。
17.根据权利要求15所述的方法，其中，形成所述电浮置半导体区域的步骤包括使 η-阱区域形成在所述衬底的表面处并且与所述重掺杂η型阱欧姆接触并与所述第一区域分离间距尺寸，所述间距尺寸控制在所述第一区域与所述η-阱区域之间的雪崩击穿区域。
18.一种方法，包括在由半导体主体形成的集成电路中提供静电放电ESD保护结构，所述半导体主体具有第一导电类型的衬底区域，其中，所述ESD保护结构包括(a)第一导电类型的第一半导体区域，其中形成有所述第一导电类型的第一接触区域和第二相反导电类型的第二接触区域，其中，所述第一接触区域和所述第二接触区域被连接到第一接地端子，并且其中，所述第一半导体区域的尺寸被确定为包含所述第一接触区域和所述第二接触区域；(b)所述第一导电类型的第二半导体区域，其中形成有所述第一导电类型的第三接触区域而不包括所述第二导电类型的任何接触区域，其中，所述第三接触区域被连接到第二端子，并且其中，所述第二半导体区域的尺寸被确定为包含所述第三接触区域而不包含任何额外接触区域；(c)所述第二导电类型的电浮置第三半导体区域，所述电浮置第三半导体区域与所述第一半导体区域和所述第二半导体区域连续，从而围绕并且分离所述第一半导体区域和所述第二半导体区域；以及在所述集成电路的所述第二端子和所述第一接地端子之间施加正电压。
19.根据权利要求18所述的方法，其中，所述电压从在所述第一端子和所述第二端子之间的ESD产生。
20.权利要求18的方法，其中，在跨所述第一端子和所述第二端子的电压的幅值变得大于所述触发值时，所述ESD保护结构进入骤回条件。
21.根据权利要求18所述的方法，其中，所述正电压具有比触发值大的幅值，使得所述电压接通由所述第二接触区域、所述第一半导体区域和所述电浮置第三半导体区域形成的 npn晶体管，并且还接通由所述第二半导体区域、所述电浮置第三半导体区域和所述第一半导体区域形成的Pnp晶体管，从而使得基本上只有当跨所述第一端子和所述第二端子的电压超过所述触发值时，电流流过所述ESD保护结构。
全文摘要
本发明公开了一种集成电路装置以及制造半导体装置的方法。提供了一种面积有效的高电压单极性ESD保护装置(300)，包括p型衬底(303)；第一p-阱(308-1)，在衬底中形成并且尺寸被确定为包含连接到阴极端子的n+接触区域和p+接触区域(310、312)；第二独立p-阱(308-2)，在衬底中形成并且尺寸被确定为仅包含连接到阳极端子的p+接触区域(311)；以及电浮置n型隔离结构(304、306、307-2)，在衬底中形成以围绕并且分离第一半导体区域和第二半导体区域。当向阴极端子和阳极端子施加超过触发电压水平的正电压时，ESD保护装置使固有闸流晶体管触发为骤回模式，以提供通过所述结构的低阻抗路径用于对ESD电流进行放电。
文档编号H01L27/02GK102468299SQ201110349969
公开日2012年5月23日 申请日期2011年11月8日 优先权日2010年11月12日
发明者瓦迪姆·A·库什纳, 蔡·伊安·吉尔, 詹柔英, 阿莫里·根德龙 申请人:飞思卡尔半导体公司