专利名称：采用e-SiGe的PMOS制造方法
技术领域：
本发明涉及半导体制造技术，特别涉及一种采用e-SiGe的PMOS制造方法。
背景技术：
目前，在 CMOS (Complementary Metal-Oxide-Semiconductor,互补金属氧化物半导体)制造技术中，e-SiGe (embedded SiGe,嵌入娃锗)在沟道区域中加入压应力(compressive stress)使得 PMOS(P-Metal-Oxide-Semiconductor, P 型金属氧化物半导体)的性能得到明显改善的技术已经被广泛应用。当前，对于e-SiGe技术来说无论是对e-SiGe自身还是e-SiGe与PMOS之间的兼容来说都还有许多挑战，如对于e-SiGe自身来说的高Ge含量问题和缺陷控制问题等，以及对于e-SiGe与PMOS之间如何兼容方面的应力接近(stress proximity)问题、e-SiGe 形状问题以及热相容性(thermal compatibility)问题等。另一个重大挑战是随着半导体器件尺寸的减小，从接触极(contact)到栅极(gate)的串联电阻也在不断的减少,从而需要开始考虑PMOS衬底的扩散深度Xj (junctiondepth)对轻掺杂漏区(LDD, Lightly Doped Drain)电阻Rs的影响，以及娃化物厚度对Rs的影响。现有的一种采用e-SiGe的PMOS制造方法如图1至图5所示。其过程如下。如图1所示，在已经形成有栅极200的N型衬底100上将要形成PSD (P型源漏区)的部分刻蚀出横截面呈钻石形状(Diamond-shaped)或者横截面边缘呈“ Σ ”形状的凹槽110。如图2所示，在所述凹槽110中外延生长出SiGe层120，所述SiGe层120的高度闻于衬底100。如图3所示，去除栅极200的侧墙牺牲层210，侧墙牺牲层210材料可采用SiN材料。如图4所示，在栅极200两侧形成主侧墙(main spacer) 220。如图5所示，在SiGe层120上进行PSD(P型源漏区)离子注入，如B(硼)离子注入，形成PSD。如图5所示，上述现有引入e-SiGe的PMOS制造方法中，由于主侧墙220底部对SiGe层120的阻挡(如图5中虚线所示)，导致了 P型离子(如B离子)无法注入到主侧墙220底部的SiGe层120区域(图5中虚线区域)。这样将增加PSD的电阻值，从而影响PMOS器件性能。
发明内容
有鉴于此，本发明提供一种新的采用e-SiGe的PMOS制造方法，以降低PSD电阻，并增强PMOS器件性能。本发明的技术方案是这样实现的:一种采用e-SiGe的PMOS制造方法，包括:
提供形成有栅极的N型衬底，在所述N型衬底上将要形成PSD的部分刻蚀出凹槽；在所述凹槽中外延生长出SiGe层，所述SiGe层的高度高于所述衬底；去除栅极的侧墙牺牲层；对所述SiGe层进行P型等离子体掺杂；在栅极两侧形成主侧墙；对PMOS区域进行离子注入，形成PSD。进一步，所述等离子体掺杂采用P型粒子或气体。进一步,所述等离子体掺杂采用B2H6气体或者B2H6与Ar的混合气体。进一步，所述等离子体掺杂采用BF3气体或者BF3与Ar的混合气体。进一步，所述离子注入为B离子注入。进一步，所述侧墙牺牲层材料为SiN。从上述方案可以看出，本发明在形成主侧墙之前，通过等离子体掺杂，将P型离子，如B离子，掺杂进SiGe层中，形成主侧墙之后，主侧墙底部的SiGe层区域中便掺杂进了P型离子，弥补了后期离子注入过程中，P型离子无法注入到主侧墙底部的SiGe层区域的问题，进而降低了 PSD电阻，增强PMOS器件性能。
图1至图5为现有的一种采用e-SiGe的PMOS制造方法示意图；图6为本发明提供的采用e-SiGe的PMOS制造方法流程图；图7至图12为本发明提供的采用e-SiGe的PMOS制造方法示意图。附图中，各标号所代表的部件如下:100、N型衬底，110、凹槽，120、SiGe层，200、栅极，210、侧墙牺牲层，220、主侧墙
具体实施例方式为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。如图6所示并参照图7至图12，本发明的采用e-SiGe的PMOS制造方法包括以下过程。步骤1:如图7所示，提供形成有栅极200的N型衬底100，所述栅极200设有侧墙牺牲层210，在所述N型衬底100上将要形成PSD的部分刻蚀出凹槽110。凹槽110横截面可以呈钻石形状(Diamond-shaped)(参见文献A 28nm poly/SiON CMOS technology for low-power SoC applications，2011 Symposium on VLSITechnology-Digest of Technical Papers (June 2011)，pg.38-39)或者横截面边缘呈“ Σ ” 形状(参见文献 High performance 30nm gate bulk CMOS for 45nm node withΣ -shaped SiGe-SD，Electron Devices Meeting,2005.1EDM Technical Digest.1EEEInternational, Issue Date:5_5Dec.2005，On page (s):4pp.-240)，凹槽 110—般米用如下方法形成:首先用RIE(反应离子刻蚀)干法刻蚀出保龄球形(bowling)的凹槽，再用TMAH(四甲基胺)或者NH4OH(氨水)来进行横向和纵向的进一步刻蚀。利用湿法刻蚀对单晶硅(100)、(110)以及(111)面的高选择性，最后刻蚀出上述横截面呈钻石形状或者横截面边缘呈“Σ”形状的凹槽。作为一个具体的实施例，侧墙牺牲层210材料为SiN。步骤2:如图8所示，在所述凹槽110中外延生长SiGe层120，并且所述SiGe层120的高度高于所述衬底100。作为一个具体的实施例，外延生长SiGe层120的工艺参数为:温度500 750°C，DCS ( 二氯硅烷)或者SiH4 (硅烷)流量2O lOOsccm，HCl (氯化氢)流量40 2OOsccm,H2 (氢气)流量20 40slm，GeH4 (锗烷)流量10 50sCCm。如果进行原位B (硼)掺杂的话，则通入流量为20 200sCCm的B2H6 (乙硼烷)，如果不进行原位B掺杂的话，则不需要通入B2H6。步骤3:如图9所示，去除栅极200的侧墙牺牲层210。作为一个具体的实施例，去除侧墙牺牲层210可采用湿法蚀刻的方法，采用热磷酸(HPO)对侧墙牺牲层210进行刻蚀。步骤4:如图10所示,对所述SiGe层120进行等离子体掺杂(plasma doping),等离子体掺杂之后在SiGe层120表面形成一掺杂层130。所述等离子体掺杂采用P型粒子或气体，作为一个具体实施例，所述等离子体掺杂可采用B2H6气体或者B2H6与Ar的混合气体，也可采用BF3气体或者BF3与Ar的混合气体，工艺参数为:偏压大小I IOKeV,剂量5X1014 2X1015cnT2，射频功率200 1000W，气压2 lOmTorr。步骤5:如图11所示，在栅极200两侧形成主侧墙220，形成主侧墙220可以采用现有技术进行，不再赘述。步骤6:如图12所示，对PMOS区域进行离子注入，形成PSD。作为一个具体实施方式
，所述离子注入为B离子注入，具体来说，注入离子为B+或者BF2+,剂量为I X IO15 2X 1015cnT2，离子束能量为I 8KeV。由上述本发明的方法可以看出，由于在步骤4中栅极200两侧形成主侧墙220之前对所述SiGe层120进行了等离子体掺杂，在SiGe层120表面形成了掺杂层130，所以当完成步骤5中的形成主侧墙220之后，主侧墙220底部已经含有了参杂P型离子的掺杂层130。这样，由于掺杂层130的存在，便弥补了后期步骤6的离子注入过程中，P型离子无法注入到主侧墙220底部的SiGe层区域的问题，进而降低了 PSD电阻，增强了 PMOS器件性能。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
权利要求
1.一种采用e-SiGe的PMOS制造方法，包括: 提供形成有栅极的N型衬底，所述栅极设有侧墙牺牲层，在所述N型衬底上将要形成P型源漏区PSD的部分刻蚀出凹槽； 在所述凹槽中外延生长出SiGe层，所述SiGe层的高度高于所述衬底； 去除栅极的侧墙牺牲层； 对所述SiGe层进行P型等离子体掺杂； 在栅极两侧形成主侧墙； 对PMOS区域进行离子注入，形成PSD。
2.根据权利要求1所述的采用e-SiGe的PMOS制造方法，其特征在于，所述等离子体掺杂采用P型粒子或气体。
3.根据权利要求2所述的采用e-SiGe的PMOS制造方法，其特征在于，所述等离子体掺杂采用B2H6气体或者B2H6与Ar的混合气体。
4.根据权利要求2所述的采用e-SiGe的PMOS制造方法，其特征在于，所述等离子体掺杂采用BF3气体或者BF3与Ar的混合气体。
5.根据权利要求1所述的采用e-SiGe的PMOS制造方法，其特征在于，所述离子注入为B离子注入。
6.根据权利要求1至5任一项所述的采用e-SiGe的PMOS制造方法，其特征在于，所述侧墙牺牲层材料为SiN。
全文摘要
本发明公开了一种采用e-SiGe的PMOS制造方法，包括提供形成有栅极的N型衬底，所述栅极设有侧墙牺牲层，在所述N型衬底上将要形成P型源漏区PSD的部分刻蚀出凹槽；在所述凹槽中外延生长出SiGe层，所述SiGe层的高度高于所述衬底；去除栅极的侧墙牺牲层；对所述SiGe层进行等离子体掺杂；在栅极两侧形成主侧墙；对PMOS区域进行离子注入，形成PSD。本发明在形成主侧墙之前，通过等离子体掺杂，将P型离子掺杂在SiGe层中，形成主侧墙之后，主侧墙底部的SiGe层区域中便掺杂进了P型离子，弥补了后期离子注入过程中，P型离子无法注入到主侧墙底部的SiGe层区域的问题，进而降低了PSD电阻，增强PMOS器件性能。
文档编号H01L21/265GK103165465SQ201110428310
公开日2013年6月19日 申请日期2011年12月19日 优先权日2011年12月19日
发明者何永根 申请人:中芯国际集成电路制造(上海)有限公司