专利名称：Mos晶体管的制作方法
技术领域：
本实用新型涉及半导体技术领域，更具体地，本实用新型涉及ー种MOS晶体管。
背景技术：
随着半导体技术的发展，集成电路所采用的特征尺寸越来越小，这使得MOS晶体管中的栅极长度、沟道长度相应减小。对于MOS晶体管而言，栅极长度的减小使得栅极电阻増大，这会引起较大的电阻-电容延迟(RC delay)，从而影响MOS晶体管的开关速率。为了提高减小栅极电阻，特别是多晶硅栅极的电阻，往往需要在多晶硅栅极中掺杂离子来增强多晶硅栅极的导电率。然而，由于通常作为P型掺杂离子的硼离子极易穿过栅极氧化层而向村底中扩散，从而影响器件性能。因而，多晶硅栅极的掺杂通常采用N型掺 杂离子，例如磷离子。然而，对于PMOS晶体管，其多晶硅栅极亦采用N型掺杂离子掺杂会造成PMOS晶体管栅极的功函数漂移，从而进一步影响PMOS晶体管的阈值电压。另ー种减小栅极电阻的方法是在多晶硅栅极上形成导电率高的金属硅化物。金属硅化物通常是在源漏区自对准掺杂后形成的，即金属硅化物不仅形成在多晶硅栅极的表面，还会形成在源漏区的衬底表面。然而，形成在衬底表面的金属硅化物会损伤衬底表面，从而使得器件漏电严重。
实用新型内容可见，需要提供ー种MOS晶体管，能够在降低栅极电阻的同时，減少栅极的功函数偏移与器件漏电。为了解决上述问题，在根据本实用新型的一个实施例中，提供了ー种MOS晶体管，包括多晶硅栅极，其形成于半导体衬底上，所述多晶硅栅极掺杂为第一导电类型，其中所述多晶硅栅极具有位于其上的合金层；以及源区与漏区，其形成在所述多晶硅栅极两侧的所述半导体衬底中，所述源区与所述漏区掺杂为与所述多晶硅栅极相同的导电类型，并且其中所述源区与所述漏区的表面不形成所述合金层。与现有技术相比，本实用新型的MOS晶体管不需要在多晶硅栅极与衬底上同时形成合金层，从而避免了在衬底上形成的合金层损坏衬底表面而引起的漏电问题；此外，由于多晶硅栅极与衬底中的源漏区的掺杂类型相同，这使得多晶硅栅极的功函数可以与衬底保持匹配，这进ー步减少了功函数漂移，从而提高了 MOS晶体管，特别是PMOS晶体管，阈值电压的一致性。本实用新型的以上特性及其他特性将在下文中的实施例部分进行明确地阐述。
通过參照附图阅读以下所作的对非限制性实施例的详细描述，能够更容易地理解本实用新型的特征、目的和优点。其中，相同或相似的附图标记代表相同或相似的装置。图I示出了根据本实用新型一个实施例的掺杂的多晶硅栅极的制作方法的流程；[0011]图2(a)至2(c)示出了根据本实用新型一个实施例的掺杂的多晶硅栅极的制作方法的剖视图；图3示出了根据本实用新型另ー实施例的MOS晶体管。
具体实施方式
下面详细讨论实施例的实施和使用。然而，应当理解，所讨论的具体实施例仅仅示范性地说明实施和使用本实用新型的特定方式，而非限制本实用新型的范围。參考图1，示出了根据本实用新型一个实施例的掺杂的多晶硅栅极的制作方法的流程，包括执行步骤S102，提供半导体衬底，所述半导体衬底上形成有多晶硅层；执行步骤S104，在所述多晶硅层上形成合金层，所述合金层的厚度不超过400埃；执行步骤S106，图形化所述多晶硅层与合金层以形成多晶硅栅极；执行步骤S108，对所述半导体衬底注入离子，以在所述多晶硅栅极两侧的半导体衬底中形成离子掺杂区并且在所述多晶硅栅极中掺杂所述离子。图2 (a)至2 (C)示出了根据本实用新型一个实施例的掺杂的多晶硅栅极的制作方法的剖视图。接下来，结合图I以及图2(a)至2(c)，对本实用新型的掺杂的多晶硅栅极的制作方法的一个实施例作进ー步的说明。如图2(a)所示，提供半导体衬底201，该半导体衬底201例如为硅、锗或绝缘体上硅等半导体衬底。接着，在该半导体衬底201中形成阱隔离区203以及阱区205，该阱隔离区203例如为沟槽隔离结构。然后，在该半导体衬底201上形成栅氧化层207，该栅氧化层207的厚度例如约为10埃至100埃。之后，在半导体衬底201上淀积多晶硅层209，该多晶硅层209基本不掺杂有P型掺杂离子或N型掺杂离子。可选地，所淀积的多晶硅层209的厚度为约500埃至2000埃，可以通过化学气相沉积方式形成该多晶硅层209。然后，在该多晶硅层209上形成合金层211，该合金层211可以包括硅化钨、氮硅化钨或氮化钨，或者其他类似的金属硅化物或金属合金材料，例如硅化钴、硅化钽、氮化钛等。该合金层211通常可以附着在多晶硅层209上，以降低多晶硅层209的电阻率。优选地，在形成该合金层211之前，还可以在该多晶硅层209预先沉积厚度较薄的粘合层(图中未示出)，其厚度例如5至30埃。该粘合层可以增强合金层211与多晶硅层209的粘附性，从而以使得合金层211不易于从多晶硅层209上剥离。由于在步骤S108，多晶硅栅极中需要通过离子注入方式掺杂P型掺杂离子或N型掺杂离子，而多晶硅层209上的合金层211会部分地阻挡该离子注入。因此，所形成的合金层211的厚度不应该超过400埃，以避免过厚的合金层211使得多晶硅层209的掺杂浓度过低。此外，由于合金层211用于减小多晶硅栅极的栅极电阻，而合金层211的量会影响是否能够较好地形成欧姆接触，因而优选地，所形成的合金层211的厚度为100埃至400埃，这既能保证形成较优的欧姆接触以降低栅极电阻，又可以使得所形成的合金层211不影响多晶硅栅极的掺杂。根据具体实施例的不同，可以采用化学气相沉积方式在多晶硅层209上沉积合金材料以形成该合金层211。通过化学气相沉积形成的合金层211厚度一致性较好，因而离子能够以较为一致的深度注入到多晶硅层209中，从而使得后续形成的多晶硅栅极的栅极电阻的一致性较优。可选地，也可以先在多晶硅层209上沉积金属，例如将金属溅射在多晶硅层209上；井随后对半导体衬底201进行退火处理以在多晶硅层209表面形成主要由金属硅化物构成的合金层211。 接着，如图2b所示，图形化多晶硅层与合金层，以形成多晶硅栅极213。合金层与多晶硅层之间能够形成欧姆接触，可以有效降低多晶硅栅极213的栅极电阻。可以看出，多晶硅栅极213两侧的半导体衬底201上的合金层会随着其下的多晶硅层一井移除，因而不会在半导体衬底201的表面(即在后续处理中将用于形成源漏区的区域)留有合金层或类似的金属硅化物，因而避免了合金层损坏半导体衬底201表面而引起的漏电问题。之后，如图2c所示，对半导体衬底201注入离子，以在多晶硅栅极213两侧的半导体衬底201中形成离子掺杂区215，并且同时在多晶硅栅极213中掺杂该离子。其中，离子掺杂区215用于作为MOS晶体管的源区与漏区。通常地，对于特征尺寸较小的MOS晶体管，例如特征尺寸小于130nm的集成电路制作エ艺，该离子掺杂区215可以包括重掺杂区215a以及轻掺杂区215b。相应地，该离子注入包括用于形成轻掺杂区215b的轻掺杂离子注入，以及用于形成重掺杂区215a的重掺杂离子注入。相比于重掺杂离子注入，轻掺杂离子注入的注入剂量以及注入离子能量都较小，因而轻掺杂离子注入对多晶硅栅极213的掺杂影响较小。因此，多晶硅栅极213的掺杂浓度主要由重掺杂离子注入的注入剂量以及注入离子能量決定。在实际应用中，PMOS晶体管与NMOS晶体管的源漏区的掺杂类型不同。由于多晶硅栅极213的掺杂类型是基于同一阱区205中的源漏区的掺杂类型決定的，例如对于N型掺杂的源漏区，多晶硅栅极213亦为N型掺杂。因此，多晶硅栅极213与源漏区的功函数可以保持匹配，这就避免了多晶硅栅极213与源漏区之间的功函数偏移，从而提高了晶体管的阈值电压的一致性。特别地，对于PMOS晶体管，该可以对半导体衬底201注入P型掺杂离子，例如硼离子，以形成了 P型掺杂的源漏区以及P型掺杂的多晶硅栅极213。正如前述，多晶硅层的厚度为500埃至2000埃。这种厚度的多晶硅层既可以确保注入的离子不会透过其而注入到栅氧化层以及沟道中，又可以使得多晶硅栅极不会因为厚度过大而不必要地影响增大栅极电阻。根据具体实施例的不同，若所需形成离子掺杂区为N型掺杂，则所注入的离子为砷离子或其他N型掺杂离子，注入离子的能量为60至90keV，注入剂量为3X IO15CnT2至6 X IO15Cm-2 ;若所需形成离子掺杂区为P型掺杂，则所注入的离子为硼离子或其他N型掺杂离子，注入离子的能量为4至9keV，注入剂量为3 X IO15CnT2至6 X 1015cm_2。实用新型人还对基于上述流程形成的多晶硅栅极的电阻率进行了测试。在多晶硅层上形成的合金层厚度约为100埃的情况下，测得的栅极的方块电阻为50欧姆/方块，这远小于没有合金层的掺杂的多晶硅栅极的方块电阻(通常为几百欧姆/方块)。可以看出，本实用新型的多晶硅栅极的制作方法可以得到电阻率较小的栅极，从而有效减少了所形成的晶体管的开启或关闭时间。此外，由于不需要単独的掺杂步骤来对多晶硅栅极进行掺杂处理，本实用新型还降低了制作成本。可以理解，采用本实用新型的掺杂的多晶硅栅极的制作方法适于制作MOS晶体管。相应地，在形成离子掺杂区用作源漏区之后，还可以对半导体衬底进行退火处理以活化注入离子。通常可以采用快速退火处理来活化所注入的离子，由于快速退火处理时间很短，因而在多晶硅栅极掺杂的掺杂离子，特别是硼离子不易扩散到栅氧化层以及沟道区中。之后，还可以在半导体衬底上形成钝化层，并制作接触孔以及互连线来引出MOS晶体管的栅极、源极以及漏扱，这些エ艺步骤通常都采用较低的处理温度，例如低于450摄氏度，因而其基本上也不会造成多晶硅栅极中掺杂离子的扩散。采用该MOS晶体管制作方法可以制作各种集成电路所需的MOS晶体管，例如图像传感器信号处理电路的MOS晶体管、快闪存储器的读取电路的MOS晶体管，等等。图3示出了根据本实用新型一个实施例的MOS晶体管300。如图3所示，该MOS晶体管300形成在半导体衬底301中，其包括多晶硅栅极303、源区305以及漏区307。其中多晶娃栅极303形成于半导体衬底301上,该多晶娃栅极303掺杂为第一导电类型，例如为N型掺杂或P型掺杂。掺杂的多晶硅栅极303能够有效降低其电阻率，从而降低MOS晶体管300的栅极电阻。该多晶娃栅极303具有多晶娃层309以及位于多晶娃层309上的合金层311。合金层311与多晶硅层309之间能够形成欧姆接触，可以有效降低多晶硅栅极303的栅极电阻。在实际应用中，该合金层311可以包括硅化钨、氮硅化钨或氮化钨，或者其他类似的金属硅化物或金属合金材料，例如硅化钴、硅化钽、氮化钛等。根据具体实施例的不同，该多晶硅层309的厚度为500埃至2000埃，而该合金层311的厚度为100埃至400埃。源区305与漏区307形成在多晶硅栅极303两侧的半导体衬底301中。该源区305与漏区307掺杂为与该多晶硅栅极303相同的导电类型，即若MOS晶体管300为P型MOS晶体管，则该多晶硅栅极303、源区305以及漏区307同为P型掺杂，例如主要掺杂有硼离子或其他P型掺杂离子；而若MOS晶体管300为N型MOS晶体管，则该多晶硅栅极303、源区305以及漏区307同为N型掺杂，例如主要掺杂有砷离子或其他N型掺杂离子。由于多晶硅栅极303的掺杂类型与源区305与漏区307相同，因而多晶硅栅极303的功函数可以与半导体衬底301中源区305与漏区307保持匹配，这减少了功函数漂移，从而提高了 MOS晶体管300阈值电压的一致性。此外，源区305与漏区307的表面不形成合金层311，其中，该表面是指包含有栅氧化层的半导体衬底301的表面。这就避免了在源区305与漏区307表面上形成的合金层损坏半导体衬底301表面而引起的漏电问题，从而进一步提闻了 MOS晶体管300的器件性能。尽管在附图和前述的描述中详细阐明和描述了本实用新型，应认为该阐明和描述是说明性的和示例性的，而不是限制性的；本实用新型不限于所上述实施方式。那些本技术领域的一般技术人员可以通过研究说明书、公开的内容及附图和所附的权利要求书，理解和实施对披露的实施方式的其他改变。在权利要求中，措词“包括”不排除其他的元素和步骤，并且措辞“一个”不排除复数。在实用新型的实际应用中，ー个零件可能执行权利要求中所引用的多个技术特征的功能。权利要求中的任何附图标记不应理解为对范围的限制。
权利要求1.ー种MOS晶体管，其特征在于，包括 多晶硅栅扱，其形成于半导体衬底上，所述多晶硅栅极掺杂为第一导电类型，其中所述多晶硅栅极具有位于其上的合金层；以及 源区与漏区，其形成在所述多晶硅栅极两侧的所述半导体衬底中，所述源区与所述漏区掺杂为与所述多晶硅栅极相同的导电类型，并且其中所述源区与所述漏区的表面不形成所述合金层。
2.根据权利要求I所述的MOS晶体管，其特征在于，所述合金层的厚度为100至400埃。
3.根据权利要求I所述的MOS晶体管，其特征在于，所述合金层包括硅化钨、氮硅化钨或氣化鹤。
4.根据权利要求I所述的MOS晶体管，其特征在于，所述多晶硅栅极具有厚度为500至2000埃的多晶硅层。
专利摘要本实用新型涉及一种MOS晶体管。该MOS晶体管包括多晶硅栅极，其形成于半导体衬底上，所述多晶硅栅极掺杂为第一导电类型，其中所述多晶硅栅极具有位于其上的合金层；以及源区与漏区，其形成在所述多晶硅栅极两侧的所述半导体衬底中，所述源区与所述漏区掺杂为与所述多晶硅栅极相同的导电类型，并且其中所述源区与所述漏区的表面不形成所述合金层。
文档编号H01L29/423GK202405265SQ201120492298
公开日2012年8月29日 申请日期2011年11月30日 优先权日2011年11月30日
发明者赵立新, 霍介光 申请人:格科微电子(上海)有限公司