专利名称：通过覆盖sti区域的高介电常数金属栅极超整合的制作方法
技术领域：
通常，本申请案的揭露内容是关于制造包含先进晶体管组件的高精密集成电路，所述先进晶体管组件包括电容增加的栅极结构，所述栅极结构包含高介电栅极介电材料。
背景技术：
制造先进集成电路，例如CPUs、储存装置、ASICs (应用特定集成电路)以及类似物，根据特定的电路布局，需要在给定的芯片面积上形成许多电路组件。在不同的集成电路中，场效晶体管代表一种重要的电路组件型式，实质决定集成电路的效能。通常，目前实施多种工艺技术，形成场效晶体管，其中对于许多复杂的电路型式，CMOS技术因为操作速度与/或功率消耗与/或成本效应而成为最好的方式之一。在使用CMOS技术制造复合集成电路的过程中，在包含晶半导体层的基板上，形成百万个晶体管，亦即η-信道晶体管与P-信道晶体管。场效晶体管，无论是η-信道晶体管或P-信道晶体管，典型包含由高掺杂区域的接口形成所谓的Pn-接合，称为汲极与源极区域，与所述高掺杂区域相邻为轻掺杂或非掺杂的区域，例如信道区域。在场校晶体管中，信道区域的传导性，亦即传导公道的驱动电流能力，是由栅极电及控制，所述栅极电极与所述信道区域相邻且被薄绝缘层分离。在形成传导信道之后，由于使用适当的控制电压至栅极电极，信道区域的传导性取决于信道区域中电荷载体的移动性。晶体管组件关键尺寸的持续缩小已经造成场效晶体管的栅极长度为50nm或更小，因而提供具有更高效能与更包封装密度的精密半导体装置。晶体管电效能的增加与信道长度缩小有关，造成场效晶体管的驱动电流与切换速度增加。在另一方面，信道长度的缩小与这些晶体管的信道可控制性与静漏电流有关。已知为了提供所要的静态与动态电流流动可控制性，具有非常短信道的场效晶体管可需要栅极电极结构与信道区域之间增加电容耦合。一般而言，由于硅/ 二氧化硅接口的超特性，利用减少栅极介电材料的厚度来增加电容耦合，所述栅极介电材料的形成通常是二氧化硅材料为基础，可能结合氮物种。然而，实施上述辨识程度的信道长度后，以栅极介电材料为基础的二氧化硅的厚度可达到I. 5纳米或更小，而后由于通过非常薄栅极介电材料电荷载体的直接隧道，造成明显漏电流。由于更进一步减少二氧化硅栅极介电材料的厚度后，指数增加的漏电流无法与热功率设计需求相t匕，所以已经发展其它机制，更进一步促进晶体管效能与/或降低整体晶体管尺寸。例如，通过在硅信道区域为基础的晶体管组件中产生应力组件，可促进电荷载体移动性以及信道的整体传导性。对于具有标准晶图架构的硅材料，亦即(100)表面位向，信道长度方向位向沿着〈100〉均等方向，电流方向中拉伸应力可促进电子的传导性，因而改善η-信道晶体管的晶体管效能。在另一方面，在电流方向中压缩应力可增加电洞的移动性，以及可因而提供P-信道晶体管中的超传导性。因此，已经发展多应力诱导机制，就其本身而言需要复杂的制造顺序用于实施这些技术。在进一步装置比例之后，“内部”应利诱导源，例如包埋的应力诱导半导体材料可代表非常有效率的应力诱导机制。例如，为了促进这些晶体管的效能，常在P-信道晶体管的汲极与源极区域中，施加并入压缩应力诱导硅/锗合金。为达此目的，在前制造阶段中，在侧向相邻于P-信道晶体管栅极电极结构的主动区域中，形成凹槽，而用间隔层覆盖η-信道晶体管。而后以选择性磊晶生长技术为基础，用硅/锗合金填充这些凹槽。在形成凹槽的蚀刻程序与后续磊晶生长程序过程中，为了不使栅极电极的敏感材料，例如硅为基础的电极材料，过度暴露至形成凹槽与选择性生长硅/锗合金的环境，必须封装P-信道晶体管的栅极电极。而后，可暴露所述栅极电极结构，且可根据任何适当制程策略，形成汲极与源极区域，继续后续处理。基本上，上述应力诱导机制是非场有效率的概念，改善P-信道晶体管的晶体管效能，其中最终得到在晶体管信道区域中的应力效率主要取决于半导体合金的内部应力程度以及此材料对于信道区域的侧向抵销。典型地，应力 诱导半导体合金的材料组成受限于目前可获得的精密选择性磊晶沉积方法，硅/锗合金目前无法使锗浓度超过约30原子百分t匕。结果，信道区域中总应力的改善需要降低硅/锗合金对于信道区域的侧向抵销，因此任何保护间隔结构的宽度必须减小。除了在精密场效晶体管中提供应力诱导机制外，为了克服习知二氧化硅/多晶硅栅极电极结构的限制，已经提出精密的栅极电极材料。为此，习知的二氧化硅栅极介电材料至少部分被替换为所谓的高介电常数(high-k)介电材料，亦即介电常数为10或更高的介电材料，可造成栅极电极与信道区域之间的高电容，而提供最小物理厚度将所得的漏电流保持在可接受的程度。为达这个目的，多种介电材料例如氧化铪材料、氧化锆、氧化铝与类似物可用于精密栅极电极结构。再者，由于在栅极介电材料附近，多晶硅典型受到电荷载体消耗而降低有效电容，所以至少在栅极介电材料附近也可替换多晶硅材料。再者，在考虑下为了得到晶体管的理想门坎电压，用精密高介电常数栅极介电材料，标准多晶硅材料的功函数与对应的掺杂不再足以提供所需要的栅极电极材料电子特性。因此，为了至少在栅极介电材料的附近得到理想的功函数以及增加栅极电极材料的传导性，在栅极介电材料与/获适当的电极材料中，典型并入特定的功函数调整金属物种，例如铝、镧与类似物。因此，已经发展多种精密制程策略，其中在一些方法中，可在前制造阶段中提供精密栅极材料，例如高介电常数介电材料与含金属的电极材料，可能包含功函数调整金属物种，结合多晶硅材料，因而提供与习知制程策略的高兼容性，用于形成精密场效晶体管。然而，为了避免门坎电压偏移或是精密高介电常数金属栅极电极结构的任何其它变量，必须保证对于包含高介电常数介电材料与含金属电极材料的敏感材料系统有可靠的限制。为了更进一步促进精密场效晶体管的装置效能，已经提出结合精密高介电常数栅极电极结构与应力诱导机制，例如在晶体管的主动区域中并入应力诱导半导体合金。在此例子中，晶体管的栅极电极结构的封装可能需要并入包埋的应力诱导半导体合金，必须在不利要求的基础上实施。另一方面，例如在并入应力诱导半导体材料之前、过程中以及之后，栅极电极结构的限制必须确保敏感材料系统的完整，以及在另一方面，考虑应力诱导机制的增进效率，任何保护间隔组件例如氮化硅材料的厚度选择为较小厚度。结果，典型使用间隔组件的厚度折衷与精密晶体管的效能增加。然而，在许多习知方法中，在精密高介电常数金属栅极电极结构的图案化过程中整体缺陷需要有效率的湿化学清理程序。为此，已经证实SPM(硫酸与过氧化氢的混合物)溶液是非常有效率的清理剂，然而“有效”移除精密栅极电极结构中的含金属电极材料，例如氮化钛。在SPM基础上省略清理步骤或提供较低销率的清理方法可明显增加整体缺陷，因而造成显着的产率损失。然而，使用有效率的SPM清理溶液造成精密半导体设计中明显的栅极错误，详细说明如图Ia至图If所示。图Ia是根据复合设计，概示说明半导体装置100的俯视图。如图所示，装置100或其设计包括主动区域102a，它是半导体区域，有一或多个晶体管形成于其中。例如，所述主动区域102a包括三个晶体管150a，个别具有栅极电极结构130a。栅极电极结构130a可包含复合材料系统，包含高介电常数介电材料与含金属的电极材料，如上所述。基本上，栅极电极结构130a代表传导线延伸通过主动区域102a，并且典型在端部形成隔离区域102c，侧向描述主动区域102a与任何其它的主动区域(未显示)。再者，根据设计需求，栅极电极结构130c也可延伸在隔离区域102c上接近所述主动区域102a。在精密应用中，栅极电极结构130a、130c的长度可为50nm或更小，因而栅极电极结构130c与主动区域102a之间的距离可显着小于关键栅极长度。再者，晶体管150a 可代表需要并入应力诱导半导体材料的装置，所述应力诱导半导体材料例如硅/锗合金，可能结合半导体合金用于适度调整晶体管150a的门坎电压。结果，根据图Ia所示的几何架构，在形成装置100之后，需要多个复合制程步骤，形成隔离区域102c与主动区域102，而后是用于实施栅极电极结构130a、130c的精密图案化制程，结合形成用于调整晶体管150a的门坎电压半导体合金的任何制程。为达此目的，典型使用复合湿化学清理方法，对于最后得到的装置特性具有负面影响，甚至造成显着的栅极错误。例如，已经发现特别是在栅极电极结构130a、130c中敏感材料系统的含金属电极材料中明显受到破坏或是缺失，造成对应晶体管组件的降低效能或总错误。因此，为了适当封装敏感栅极材料系统，在图案化栅极电极结构130a、130c之后，立即提供适当的侧壁间隔结构或保护垫。虽然这概念明显减少栅极错误，但是会发生更多的产率损失，其中已知特别是关键区IOOc显着贡献于任何的装置错误。例如，关键区IOOc之一是栅极电极结构或栅极线130c，位置接近于主动区域102a。再者，从主动区域102a延伸至隔离区102c的栅极电极结构130a的端部也代表关键带，其中发现敏感栅极材料的较差完整性。特别是主动区域102a附近隔离区域102c的明显凹陷提供栅极电极结构130a、130c的较低效率封装，而后造成后续制程中明显的产率损失，详细说明如图Ib-If所示。图Ib是根据图Ia中Ib，概示说明半导体装置100的横切面。如图所示，装置100包括基板101与硅材料的半导体层102。当包埋绝缘材料(未显示)形成在半导体层102下方时，基板101与半导体层102可形成SOI (绝缘体上硅)架构。在其它例子中，当半导体层102是基板101的晶半导体材料的部分时，半导体层102与基板101形成块架构。半导体层102典型包括多个主动区域，例如主动区域102a，由隔离区域102c侧向描述。隔离区域102c典型由二氧化硅组成，以及有明显的凹陷102r接近主动区域102a。再者，栅极电极结构130a、130c分别形成在主动区域102a与隔离区域102c上，并且包括材料系统131，成为栅极介电材料，包含高介电常数介电材料，例如氧化铪与类似物，结合习知的介电材料，例如氮氧化硅与类似物。再者，材料系统131包括含金属盖或是电极材料，例如氮化钛，也可包含适当的金属物种，而得到所要的功函数，如上所述。因此，材料系统131包括多个个别材料层，其中不同材料层的特定数量与组成取决于装置与制程需求。再者，栅极电极结构130a、130c包括其它电极材料132，例如硅材料，而后是介电覆盖材料133，例如氮化硅材料、二氧化硅材料或其组合以及类似物。再者，在材料132与131的侧壁上形成例如由氮化硅组成的垫或间隔134，因而系统131中任何敏感材料受到适当保护。图Ic概示说明图Ia中沿着区段Ic的横切面。因此，如图所示，栅极电极结构130a形成在主动区域102a上方，并且一端部延伸至隔离区域102c中。在这区域中，明显的凹陷102r典型存在，并且对于栅极电极结构130a的最终特性可具有显着影响。在以下制程技术的基础上，形成如图Ib与Ic所示的半导体装置100。而后，可使用适当的掩膜方法，在不同的主动区域中，例如主动区域102a，并入所要的槽掺质物种，因而调整基本的晶体管特性，例如传导性形式、门坎电压等。典型必须使用多个清理制程，可造成隔离区域102c中某程度的材料腐蚀，其中蚀刻制程的其它重修制程可更造成不想要的材料腐蚀。再者，如上所述，在一些主动区域中，在选择性磊晶成长技术基础上，例如适当调整P-信道晶体管的门坎电压，常提供其它半导体材料(未显示)，其中对应的掩膜制程结合选择性磊晶成长技术以及相关的表面制备制程 造成隔离区域102c中，特别是当对应于P-信道晶体管时在主动区域102a的附近，有明显的材料损失。而后，继续进一步的制程，提供材料层给系统131，可结合其它热处理，扩散功函数调整金属物种与类似物。最后，在适当制程技术基础上，沉积材料132与覆盖材料133可结合其它的牺牲材料，例如硬掩膜材料与类似物。应理解提供适当功函数金属分别用于P-信道晶体管与η-信道晶体管也可涉及个别的图案化制程。接着，使用精密蚀刻与蚀刻技术，将复合层堆栈图案化，而后沉积间隔层或垫，后续图案化成为垫或间隔结构134。为达此目的，可使用不同的制程策略，其中在其它装置区域中，稍后制造阶段可将间隔或垫材料图案化，而在其它例子中，可在沉积间隔材料之前，形成且图案化垫材料，所述间隔材料可用于形成结构134。参阅图ld-lf，制程描述说明错误机制，其中栅极电极结构例如栅极电极结构130c(参阅图Ib)的封装可能不足，并且造成明显的产率损失。然而，应理解如图Ic所示，明显凹陷102r造成的栅极电极结构130的端部，也会发生敏感栅极材料的类似暴露。图Id概示说明在蚀刻制程103过程中，装置100用于在相邻于隔离区域102c的主动区域102a中，形成凹槽103。如图所示，覆盖材料133与垫134可作为蚀刻掩膜。图Ie概示说明为了移除任何蚀刻副产物与其它污染的清理制程104过程中的装置100，也造成在凹陷103a中暴露侧壁表面区域的一些材料腐蚀。图If概示说明进一步清理制程106过程中的半导体装置100，为了移除天然氧化物与类似物，在开始选择磊晶成长之前进行所述清理制程106。另一方面，在凹陷103a中可能发生某程度的材料腐蚀，因而敏感材料系统131的侧壁表面区域131s可暴露至栅极电极结构130c的侧壁间隔结构134下方。结果，敏感材料可受到攻击以及被移除，这取决于使用的清理或蚀刻化学。再者，在进一步制程过程中，例如在凹陷103a中磊晶成长应力诱导半导体合金后，可能未有效覆盖侧壁，因而更造成在后续制程中系统131的材料破坏。同样地，在栅极电极结构130c (参阅图Ic)的端部处或是靠近端部，隔离区域102c的凹陷架构也可能造成任何敏感材料的暴露，因而造成整体材料特性的显着偏移。根据以上所述，本申请案的揭露内容是关于制造技术与半导体装置，其中可在前制造阶段中，形成精密高介电常数金属栅极电极结构，而避免或至少减少一或多个上述问题
发明内容
通常，本申请案提供制造技术与半导体装置，其中减少主动区域附近沟渠隔离区域的凹陷程度，以超效率确保敏感栅极材料的整合。已经知道特别是在接近主动区域的沟渠隔离区域的凹陷架构造成栅极错误或栅极退化而明显造成产率损失。根据本申请案揭露的原理，提供适当的介电覆盖层，在隔离区域中完成超表面形态，对于多种清理方法造成超阻性，因而在形成高介电常数金属栅极电极结构的复合制造制程之前及其过程中，明显降低过度的材料腐蚀。由于在主动区域附近的超表面形态，可在进一步处理过程中，例如至少对于一种晶体管型式，在形成应力诱导半导体合金之后，保留敏感栅极材料的封装。再者，沟渠隔离区域的超蚀刻阻性也可用于改善整体表面形态，例如在选择性形成门坎调整半导体合金的制程顺序过程中，典型产生P-信道晶体管与η-信道晶体管的主动区域之间的任何高度差。例如，由于存在具有超蚀刻阻性的介电覆盖层，可使用适当高度的主动区域，而不明显影响主动区域附近沟渠隔离区域的表面形态。本申请案揭露的一方法包括使用第一介电填充材料，在半导体装置的半导体层中，形成沟渠隔离区域，其中沟渠隔离区域测像刻画半导体 层中的主动区域。所述方法更包括在第一介电材料上，使用第二介电材料，形成覆盖层，其中所述第一与第二介电材料具有不同的材料组成。此外，所述方法包括在主动区域与沟渠隔离区域上，形成栅极电极结构，包含所述覆盖层。本申请案揭露的另一方法包括凹陷沟渠隔离区域的第一介电材料以及在凹陷的第一介电材料上形成第二介电材料成为覆盖层，而在半导体装置的半导体层中，形成沟渠隔离区域。所述方法更包括在沟渠隔离区域的覆盖层上，形成栅极电极结构，其中所述栅极电极结构包括高介电常数介电材料。本申请案揭露的一半导导体装置包括沟渠隔离区域，侧向刻画半导体层中的主动区域。所述沟渠隔离区域包括第一介电材料以及形成在第一介电材料上的第二介电材料，其中所述第一与第二介电材料的材料组成不同。所述半导体装置更包括在主动区域的信道区上形成的栅极电极结构，其中所述栅极电极结构包括材料系统，所述材料系统包括高介电常数介电材料与含金属电极材料。栅极电极结构更包括在高介电常数介电材料与含金属电极材料的侧壁上形成的保护垫。
本申请案的其它实施例如权利要求书中定义，并且参考附随图式与以下详细说明可更了解本申请案。图Ia概示说明半导体装置的俯视图，所述半导体装置包括习知制程策略为基础而形成的高介电常数金属栅极电极结构。图lb、lc概示说明图Ia的装置横切面。图Id-If是横切面图，概示说明形成包埋应力诱导半导体合金的习知制程顺序，根据习知策略造成明显的栅极错误。图2a_2j是横切面图，根据实施例，概示说明藉由提供另一介电覆盖层，在具有超表面形态的沟渠隔离区域基础上，形成高介电常数金属栅极电极结构的不同制造阶段过程中的半导体装置。
具体实施例方式虽然本申请案可参阅以下详细说明的实施例与图式，但是应理解以下的详细说明与图式并不限制本申请案至揭露的特定实施例，描述的实施例只适用于说明本申请案的不同方面，本申请案的范围如权利要求书定义的内容。本申请是针对栅极错误的问题，栅极错误是发生在习知方法在前制造阶段中形成高介垫系数栅极电极结构时发生。为达这个目的，提供适当的介电覆盖层，明显增进沟渠隔离区域的表面型态，对于多种蚀刻化学，例如反应湿化学清理方法，具有明显增加的强度，因而特别是在提供门坎调整半导体合金与类似物所需要的复合制程之前，明显减少或实质避免过度的材料移除。由于超表面型态，在进行进一步复合制造制程之后，例如并入应力诱导半导体材料、适应P-信道晶体管与η-信道晶体管的高度之后，可保留敏感栅极材料的封装。特别地，可明显减少在主动区域邻近的隔离区 域明显凹陷区造成的任何栅极错误，因此造成制造制程中超级产率，其中可在前制造阶段中，形成高介电常数金属栅极结构。参阅图2a_2j，详细说明其它实施例，也可参阅图la_lf。图2a概示说明前制造阶段中的半导体装置200横切面。如图所示，装置200可包括基板201，例如半导体材料或适合形成于其上或是在半导体层202上的任何其它载体材料。当在半导体层202下提供包埋的绝缘材料(未显示)十，基板201与半导体层202可形成SOI架构，而在其它例子中，当考虑块架构时，半导体层202可直接连接基板201的晶半导体材料。再者，在半导体层202上方形成硬掩膜层210，在所示的实施例中，可包括第一掩膜层210a，例如二氧化硅层，而后是的二掩膜层210b，例如氮化硅材料。可在任何已建立的制程技术基础上，形成层210a、210b，例如层210a的氧化作用，或是热活化CVD (化学蒸气沉积)的沉积。同样的，可用任何适当的沉积技术沉积层210b。第一掩膜层210a厚度约为10nm-25nm，在沟渠隔离区域中形成介电覆盖层时，在进一步制程中提供足够的制程空间。再者，层210b厚度约为60-100nm，取决于整体装置需求。因此，第一掩膜层210a的厚度210t典型大于接收习知沟渠隔离区域的半导体装置的氧化层，如上所述，请参考半导体装置100。图2b概示说明进一步制造阶段中的装置200，其中形成沟渠202t，延伸通过半导体层202，因而侧向刻画多个主动区域，例如主动区域202a、202b。为达到这个目的，为了图案化掩膜层210，可使用电阻材料，在微影蚀刻制程基础上，将掩膜层210适当图案化，而后掩膜层210作为蚀刻半导体层202的硬掩膜。为达这个目的，可使用习知方法中任何已知的非等向蚀刻技术。图2c概示说明装置200，具有形成在沟渠202t内以及形成在掩膜层210上方的第一介电材料211。可用任何适当技术形成材料211，例如使用氧化作用与/或使用热活化的CVD技术的沉积，形成或沉积垫材料，例如二氧化硅垫材料。而后，可使用高密度等离子沉积方法，沉积另一个二氧化硅材料，因而实质避免无填充沟渠202t。图2d概示说明材料移除制程205过程中的装置200，所述材料移除制程205可作为化学机械平面化或是使用适当蚀刻方法的抛光制程，用于相对于掩膜层210b选择性移除二氧化硅材料。结果，如同习知的STI (浅沟渠隔离)制程技术，层210b的氮化硅材料可作为CMP停止材料。图2e概示说明装置200暴露至选择的反应蚀刻气体208，关于掩膜材料210b，较佳可移除材料211，以及关于主动区域202a、202b，可选择性移除材料211。为了达到这个目的，有多个高选择性蚀刻方法，例如氢氟酸与类似物。例如移除层210a的材料，层210b的”蚀刻下”程度可较不关键，因为可在后续制程中，有效补偿层210a中的对应材料腐蚀。在蚀刻制程208a过程中，关于主动区域202a、202b的表面202s，介电材料211的表面211s的凹陷程度表示为211r，且可被调整。例如，凹陷程度211r可被调成为约5_50nm，取决于在后续制造阶段中，填充在沟渠202t中的另一介电材料的蚀刻阻性。图2f概示说明半导体装置200，具有形成在掩膜层210b上方以及形成在第一介电材料211上的第二介电材料212，因而填充隔离区域202t。在一些实施例中，介电材料212的形式可以是习知用于沉积氮化硅材料的方法，使用高密度等离子CVD或低压CVD沉积的含硅与氮的介电材料。在沉积材料212之前或之后，进行退火制程，将介电材料211提高密度，例如在沉积材料211之后(参阅图2c)，因而材料211与212结合可靠的填充隔离沟渠202t,以及提供所需的介电与机械特性，而材料212可提供对于湿化学蚀刻化学例如氢氟酸的超蚀刻阻性。在其它实施例中，材料212可以是对于二氧化硅材料具有高蚀刻选择性的任何其它介电材料，亦即材料211,可用已知的CVD技术沉积无定型碳材料。图2g概示说明在另一材料移除制程209过程中的装置200，例如在使用已知方法的平面化制程，例如移除氮化硅材料，其中层210a可作为停止材料。在其它实施例中，为了实质暴露层210a，可适当选择抛光时间来控制移除制程209。在其它实施例(未显示)中，可形成掩膜层210 (参阅图2a)，包含薄停止层，例如氧化铪与类似物的形式，提供在图2a的层210a、210b之间。例如，对应停止层的层厚度可选择为2-10nm，而后用于有效控制移除制程209。氧化铪是已知的材料，也可作为在装置200的后续制程中有效的高介电常数介电材料。图2h概示说明在后续蚀刻制程213中的装置200，其中可用任何适当的蚀刻化学，例如氢氟酸与乙二醇的混合物(HFEG)，或任何其它适当的蚀刻化学，对于硅材料有高选择性，降低材料211与212组成的沟渠隔离区域202c的高度，表示为212r。在这例子中，可降低高度而不影响主动区域202a、202b。层210a的材料也可被移除一些，取决于制程213的蚀刻化学的选择性。如果需要，可在制程213之前、过程中或之后，移除任何控制材料，例如氧化铪与类似物，而使用掩膜层210a的剩余部分作为适当的蚀刻保护层。图2i概示说明在移除掩膜层210a(参阅2h)之后的装置200。使用已知的湿化学蚀刻方法完成移除，例如使用HF，其中隔离区域202c中的覆盖层212可实质保留先前建立的表面形态。结果，在具有所要表面形态的隔离区域202c基础上，继续后续的制程，其中介电覆盖层212可在任何清理方法中提供超强度，所述清理方法典型包含反应剂，可有效移除任何氧化硅为基础的材料。例如，在一些制程方法中，可在一种形式的主动区域上，例如在主动区域202a上，选择性形成门坎调整半导体材料，而其它的主动区域，例如主动区域202b可被适当覆盖。为了达到这个目的，可使用已知的掩膜方法与选择性磊晶成长技术结合适当清理方法，其中介电覆盖层212可明显减少隔离区域202c任何未被掩膜区的过度凹陷。对于主动区域202a、202b，为了进一步使用非对称制程造成的整体表面形态，使用阻抗掩膜以及使用适当的蚀刻化学移除介电覆盖层212的一部分，可选择性移除先前掩膜区中覆盖层212的材料。在其它例子中，凹陷主动区域202a以及于凹陷中再成长半导体合金，完成接收门坎调整半导体合金的主动区域202a与不接收对应半导体合金的主动区域202b的高度差，其中可适当选择半导体合金的凹陷程度与/或厚度，得到所要的厚度。在其它实施例中，如上所述并参阅半导体装置100，在图案化精密高介电常数金属栅极电极结构之后，可形成应力诱导半导体合金，其中介电覆盖层212的超强度可明显降低暴露敏感栅极材料的机率。图2j概示说 明在更进阶制造阶段中的半导体装置200。如图所示，可在主动区域202a上，形成晶体管250a的栅极电极结构230a，以及可在主动区域202b上，形成晶体管250b的栅极电极结构230b。如图Ia所示，取决于整体布局需求，栅极电极结构230a、230b也可在隔离区域202c上方延伸端部。再者，可在靠近主动区域202a的隔离区与202c上，形成栅极电极结构230c。栅极电极结构230a. . . 230c可包括材料系统2331作为栅极绝缘层，以及可包括高介电常数介电材料231b，可结合习知的栅极介电材料231a，例如二氧化硅、氮氧化硅以及类似物。再者，可在栅极绝缘层231上，形成含金属栅极材料232a，所述含金属栅极材料232a可包含氮化钛、氮化钽与类似物。再者，可提供半导体为基础的电极材料232。材料232、232a与栅极绝缘层231可被垫或侧壁间隔物234封装，以及可提供介电覆盖层233。例如当晶体管250a、250b代表不同型式的晶体管，例如p_信道晶体管与η-信道晶体管，栅极电极结构230a的功函数调整金属物种与类似物可不同于栅极电极结构230b。再者，在精密应用中，栅极电极结构230a. . . 230c可具有栅极长度50nm或更小。再者，在主动区域202a中，可提供门坎电压调整半导体合金，例如硅/锗合金251a，作为信道区251的部分，因而与对应的栅极绝缘层231形成界面251s。结果，如上所述，由于隔离区域202c中介电覆盖层212的存在，除了隔离区域202c的超表面形态，介电材料211的高度可小于接口 251s定义的高度，如高度差251d所指示。再者，在一些实施例中，凹槽203a可填充或过度填充适当的应力诱导半导体材料253，例如硅/锗合金、硅/锡合金、硅/锗/锡合金、硅/碳合金与类似物。在另一方面，取决于整体装置需求，材料253与251a不存在主动区域202b中。如图2j所示，可用上述制程技术形成半导体装置200，也可参阅半导体装置100。亦即在形成具有超表面形态的隔离区域202c之后，由于介电覆盖层212，可继续进一步制程，将适当的槽掺杂物种并入主动区域202a、202b中，其中其它的再工作制程不会负面影响最终得到区域202c的表面形态。而后，如果需要，可将材料251a并入主动区域202a中，而主动区域202b可被例如氧化物硬掩膜材料与类似物掩膜。如上所述，为了得到关于主动区域202b所要的表面程度，在成长材料251a之前，可将区域202a凹陷。接着，如上所述且参阅装置100，可用制程技术形成栅极电极结构230a. . . 230c。在形成栅极电极结构230a. . . 230c的制程中，可形成垫或间隔物234，可靠地限制敏感栅极材料231a、232a。由于介电覆盖层212的强度，可避免或显着减少明显的凹陷部分，例如部分102r(参阅图Ib-If)，因而也增加垫234与敏感材料231、232a的完整性。因此，本申请案提供制造技术与半导体装置，其中用减少沟渠隔离区域的表面形态来改善精密高介电常数金属栅极电极结构的封装。为了达到这个目的，在用适当介电材料填充隔离沟渠之后，凹陷此材料且提供适当的第二介电材料，所述第二介电材料对于多个清理方法具有较高的蚀刻阻性。在此方式中，可得到增加产率，其中可在前制造阶段中，提供高介电常数金属栅极电极结构。熟知此技艺的人 士参阅本申请案的说明，可了解本申请案的其它修饰与变异。因此，本申请案的说明仅用于说明，以及教导熟知此技艺的人士实施本申请案。本申请目标形式与本申请案描述的内容视为较佳实施例。
权利要求
1.ー种方法，包括 在半导体装置的半导体层中，使用第一介电材料形成沟渠隔离区域，所述沟渠隔离区域侧向刻画所述半导体层中的主动区域； 在所述第一介电材料上，使用第二介电材料形成覆盖层，所述第一与第二介电材料具有不同的材料组成；以及 在所述主动区域与包含所述覆盖层的所述沟渠隔离区域上，形成栅极电极结构。
2.如权利要求I所述的方法，其中形成栅极电极结构包括形成栅极绝缘层，诱导高介电常数介电材料，以及在所述栅极绝缘层上方，形成含金属的电极材料。
3.如权利要求2所述的方法，其中形成所述栅极电极结构更包括在所述栅极绝缘层与所述含金属的电极材料的侧壁上，形成保护垫。
4.如权利要求I所述的方法，其中形成所述覆盖层包括用所述第一介电材料填充隔离沟渠，凹陷所述第一介电材料，以及在所述凹陷的第一介电材料上形成所述第二介电材料。
5.如权利要求4所述的方法，其中凹陷所述第一介电材料包括把所述第一介电材料的高度调整至低于所述半导体层的表面的高度。
6.如权利要求I所述的方法，更包括在形成所述栅极电极结构之前，在所述主动区域上形成半导体合金。
7.如权利要求6所述的方法，其中形成所述半导体合金包括凹陷所述主动区域，以及在所述凹陷中选择性沉积所述半导体合金。
8.如权利要求I所述的方法，更包括该栅极电极结构存在时，在所述主动区域中形成凹槽，以及在所述凹槽中，形成应カ诱导半导体材料。
9.如权利要求8所述的方法，其中所述应カ诱导半导体材料包括锗、锡与碳至少其中之一 O
10.ー种方法，包括 在半导体装置的半导体层中，凹陷沟槽隔离区域的第一介电材料而凹陷所述沟渠隔离区域，以及在所述凹陷第一介电材料上，形成第二介电材料作为覆盖层；以及 在所述沟渠隔离区域的所述覆盖层上，形成栅极电极结构，所述栅极电极结构包括高介电常数介电材料。
11.如权利要求10的所述方法，其中凹陷所述第一介电材料包括把所述第一介电材料的高度调整至低于所述半导体层的表面的高度。
12.如权利要求10所述的方法，其中形成第二介电材料作为覆盖层包括沉积含硅与氮层以及进行平面化制程。
13.如权利要求10所述的方法，更包括在形成所述栅极电极结构之前，在主动区域上形成半导体合金，用所述沟渠隔离区域在所述半导体层中侧向刻画所述主动区域。
14.如权利要求11所述的方法，其中形成所述栅极电极结构包括形成层堆栈，包括包含所述高介电常数介电材料的栅极绝缘层，以及含金属的电极材料在所述栅极绝缘层上方，图案化所述层堆栈，以及在所述图案化的层堆栈的侧壁上，形成保护垫。
15.如权利要求14所述的方法，更包括在主动区域中形成凹槽，用所述沟渠隔离区域在所述半导体层中侧向刻画所述主动区域，以及在所述凹槽中，形成应カ诱导半导体合金。
16.如权利要求10所述的方法，更包括在所述半导体层上形成第一掩膜层，以及在所述第一掩膜层上形成第二掩膜层，以及使用所述第一与第二掩膜层作为蚀刻掩膜，用于在所述半导体层中形成沟渠。
17.如权利要求16所述的方法，其中所述第一掩膜层包括氧化硅材料以及具有约IOnm(纳米)或更大的厚度。
18.一种半导体装置，包括 沟渠隔离区域，侧向刻画半导体层中的主动区域，所述沟渠隔离区域包括第一介电材料与形成在所述第一介电材料上的第二介电材料，所述第一与第二介电材料的材料组成不同；以及 栅极电极结构，形成在所述主动区域的信道区上，所述栅极电极结构包括材料系统，包括高介电常数介电材料与含金属的电极材料，所述栅极电极结构更包括形成在所述高介电常数介电材料与所述含金属的电极材料的侧壁上的保护垫。
19.如权利要求18所述的半导体装置，其中所述信道区域包括半导体合金。
20.如权利要求18所述的半导体装置，其中所述第一介电材料延伸至高度小于所述栅极电极结构的栅极绝缘层与所述信道区域形成的接ロ的高度。
全文摘要
一种通过覆盖STI区域的高介电常数金属栅极超整合，当在前制造阶段中形成高介电常数金属栅极电极结构时，通过减少隔离区域的表面形态来改善封装完整性与敏感栅极材料的完整性。为了达到这个目的，提供超蚀刻阻性的介电覆盖层结合习知的二氧化硅材料。
文档编号H01L21/8238GK102683261SQ20121004831
公开日2012年9月19日 申请日期2012年2月27日 优先权日2011年3月1日
发明者P·巴阿斯, S·拜尔, T·斯戈普 申请人:格罗方德半导体公司, 格罗方德半导体德累斯顿第一模数有限责任及两合公司