专利名称：去耦电容器及其制造方法
技术领域：
本发明涉及半导体集成电路器件及制造方法。
背景技术：
半导体集成电路(IC)中的供电线路供应电流用于对IC中的有源和无源器件进行充电和放电。例如，当时钟进行转换时，数字互补金属氧化物半导体(CMOS)电路牵引电流。在电路运行期间，供电线路供应相对高强度的瞬变电流，这能够使供电线路产生电压噪音。当瞬变电流的波动时间较短时或者其寄生电感或寄生电阻较大时，供电线路的电压将产生波动。IC的工作频率可以是数百兆赫兹(MHz)到数千兆赫兹(GHz)的数量级。在这样的电路中，时钟信号的上升时间是非常短的，所以供电线路中的电压波动可能是非常大的。给电路供电的供电线路中的不期望的电压波动能够导致其内部信号产生噪音并降低噪音容限。噪音容限的降低能够降低电路可靠性或者甚至导致电路失效。为了减小供电线路中的电压波动的幅度，通常在不同的供电线路的终端之间或者在供电线路和接地线之间使用滤波或去耦电容器。去耦电容器充当电荷储存器，对电路额外供应电流以防止供给电压的瞬间降低。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种结构，包括:半导体衬底，具有:至少两个有源区，每一个都具有至少一个有源器件，所述有源器件包括栅电极层，以及浅沟槽隔离(STI)区，位于所述有源区之间；以及去耦电容器，包括:第一伪导电图案和第二伪导电图案，形成在所述STI区上方的同一栅电极层中，所述第一伪导电图案和所述第二伪导电图案未与所述至少一个有源器件中的任何有源器件连接，所述第一伪导电图案与具有第一电位的电源连接，所述第二伪导电图案与具有第二电位的电源连接；以及介电材料，位于所述第一伪导电图案和所述第二伪导电图案之间。在上述结构中，其中，所述第一伪导电图案与VDD连接。在上述结构中，其中，所述第一伪导电图案与VDD连接，其中，所述第二伪导电图案与VSS连接。在上述结构中，其中，所述第一伪导电图案与VDD连接，其中，所述第一伪导电图案经由第一接触通孔与导线层中的VDD总线连接，以及所述第二伪导电图案经由第二接触通孔与导线层中的VSS总线连接。在上述结构中，其中，所述第一伪导电图案与VDD连接，其中，所述第一伪导电图案经由第一接触通孔与导线层中的VDD总线连接，以及所述第二伪导电图案经由第二接触通孔与导线层中的VSS总线连接，其中，所述第一伪导电图案和所述第二伪导电图案的每一个都几乎延伸所述VDD总线和所述VSS总线之间的距离。在上述结构中，其中，所述第一伪导电图案和所述第二伪导电图案是线段，每一个的长度都大于所述有源区的宽度。在上述结构中，其中，每个有源区具有至少一个栅电极，每个栅电极具有栅极宽度，并且所述第一伪导电图案和所述第二伪导电图案每一个都长于所述栅极宽度。在上述结构中，其中，所述第一伪导电图案和所述第二伪导电图案由多晶硅形成。在上述结构中，其中，所述第一伪导电图案和所述第二伪导电图案由金属栅极材料形成。在上述结构中，其中，所述至少一个有源器件是MOSFET。在上述结构中，其中，所述至少一个有源器件是双极结型晶体管。根据本发明的另一方面，还提供了一种方法，包括:提供半导体衬底，所述半导体衬底具有至少两个有源区以及位于所述有源区之间的浅沟槽隔离(STI)区；在所述衬底上方形成单栅电极层，所述栅电极层具有:至少一个栅电极，位于所述至少两个有源区中的每一个的上方，以及第一伪导电图案和第二伪导电图案，位于所述STI区上方，所述第一伪导电图案和所述第二伪导电图案未与所述至少一个有源器件中的任何有源器件连接，所述第一伪导电图案与具有第一电位的电源连接，所述第二伪导电图案与具有第二电位的电源连接；以及在所述第一伪导电图案和所述第二伪导电图案之间提供介电材料，从而形成去耦电容器。在上述方法中，进一步包括经由第一接触通孔将所述第一伪导电图案连接至导线层中的VDD总线，以及经由第二接触通孔将所述第二伪导电图案连接至所述导线层中的VSS总线。在上述方法中，其中，所述第一伪导电图案和所述第二伪导电图案是线段，每一个的长度都大于所述有源区的宽度。在上述方法中，其中，每一个有源区具有至少一个栅电极，每一个栅电极具有栅极宽度，并且所述第一伪导电图案和所述第二伪导电图案每一个都长于所述栅极宽度。在上述方法中，其中，所述第一伪导电图案和所述第二伪导电图案由多晶硅或金属栅极材料形成。根据本发明的又一方面，还提供了一种结构，包括:半导体衬底，具有:至少两个有源区，每一个具有至少一个有源器件，所述有源器件包括多晶硅层，以及浅沟槽隔离(STI)区，位于所述有源区之间；以及去耦电容器，包括:第一伪导电图案和第二伪导电图案，形成在所述STI区上方的同一多晶硅层中，所述第一伪导电图案和所述第二伪导电图案未与所述至少一个有源器件中的任何有源器件连接，所述第一伪导电图案与具有第一电位的电源连接，所述第二伪导电图案与具有第二电位的电源连接；以及介电材料，位于所述第一伪导电图案和所述第二伪导电图案之间。在上述结构中，其中:每一个有源区具有金属氧化物半导体场效应晶体管(MOSFET);以及每一个MOSFET的栅电极形成在所述多晶硅层中。
在上述结构中，其中:每一个有源区具有双极结型晶体管(BJT);以及所述BJT的发射极形成在所述多晶硅层中。在上述结构中，其中:每一个有源区具有双极结型晶体管(BJT);以及所述BJT的发射极形成在所述多晶硅层中，其中，所述多晶硅层在所述发射极区中是掺杂的。
图1是在金属氧化物半导体场效应晶体管(MOSFET)之间具有去耦电容器的IC的一部分的示意性平面图。图2是沿着图1的剖面线2-2获得的图1的器件的横截面侧视图。图3是在双极结型晶体管(BJT)之间具有去耦电容器的IC的一部分的示意性平面图。图4是用于提供应用形成去耦电容器的单元库的EDA工具的计算机系统的框图。图5是在金属氧化物半导体场效应晶体管(MOSFET)之间具有另外的去耦电容的IC的一部分的示意性平面图。
具体实施例方式预期结合附图一起阅读示例性实施例的本说明书，所述附图被视为整个书面说明书的一部分。在该说明书中，相对术语诸如“下”、“上”、“水平”、“垂直”、“在…上方”、“在…下方”、“向上”、“向下”、“顶部”和“底部”及其派生词(例如，“水平地”、“向下地”、“向上地”等)应被解释为是指如随后所述的或者如正在讨论中的附图所示的方位。这些相对术语用于便于描述的目的，并且不需要在特定的方位上构造或者操作装置。除非另有明确描述，关于接合、连接等的术语，诸如“连接”和“互连”，是指其中结构直接地或者通过中间结构间接地固定或者接合至另一结构的关系，以及二者都是可移动的或者刚性的接合或关系。对于诸如临界尺寸(CD)为32nm或更小的先进技术而言，可以采用更严格的设计规则来改进高合格率。常用的一个设计规则是使用“多晶硅密度”规则。“多晶硅密度”是指栅电极层材料的面积与总IC面积的比值。已确定在整个IC保持至少最小阈值的多晶硅密度有助于防止随后沉积的互连层的凹陷和侵蚀。不管栅电极层是由多晶硅还是由高k金属栅极材料形成的，都要遵守多晶硅密度设计原则。在下面的描述中，除非明确表示是指半导体外，提及的“多晶硅层材料”是指任何栅电极层材料，不论是多晶硅还是金属。在许多情况下，与满足多晶硅密度设计规则的面积相比，在栅电极层中被栅极和/或电容器电极占据的面积相对较小。为了满足设计规则，插入伪多晶硅层材料。伪多晶硅层材料不是IC的任何有源器件的一部分，或者与IC的任何有源器件不相连接，并且也不执行任何逻辑功能。伪多晶硅层图案可以位于例如靠近有源区的浅沟槽隔离(STI)区上。为满足多晶硅密度设计规则而添加伪多晶硅层材料能够有助于多晶硅栅极光刻，并且还有助于边缘指形结构源极/漏极(S/D)区避免形成不正常的外延材料。对于模拟或者数字电路而言，可以将伪多晶硅图案放置在STI区上方。
下面所述的实施例应用STI上的伪多晶硅图案在有源器件之间形成金属-氧化物-金属(MOX)去耦电容器。因此，伪图案用于双重目的。除了满足多晶硅密度设计规则夕卜，伪图案形成边缘型(fringe-type)去耦电容器。如果设计已经包括了伪导体图案，则不需要用另外的去耦电容器图案占据大的芯片面积，反之亦然。图1和图2示出了具有去耦电容器结构135的IC100的一个实例。该IC包括半导体衬底103。衬底103可以是例如硅衬底；III_V族化合物衬底；硅/锗(SiGe)衬底；绝缘体上硅(SOI)衬底；诸如液晶显示器(IXD)、等离子体显示器和电致发光(EL)灯显示器的显示衬底；或者发光二级管(LED)衬底。在一些实施例中，在介电层170的下方形成至少一个晶体管115、二极管、器件、电路或其他半导体结构或它们的各种组合(未示出)，并且使它们彼此电连接。虽然图1和图2示出了晶体管115，但是去耦电容器135和136可以被配置和类似地用于二极管或其他器件。
图2示出了前道工序(FEOL)加工完成时的结构，直到第一金属层(Ml) 165。本领域普通技术人员理解随后在后道工序(BEOL)加工期间形成另外的互连层。为清楚起见，在图1和图2中省略掉这些另外的BEOL层。而且，虽然图1和图2示出了在Ml层中将伪导体130连接至VDD总线140以及将伪导体131连接至VSS总线141的互连，但是本领域普通技术人员能够很容易地在M2、M3或其他互连层中形成类似的连接。图2示出了 P M0SFET115的横截面。该IC包括至少两个有源区110，每一个具有至少一个包括栅电极层120的有源器件115。在有源区110之间提供浅沟槽隔离(STI)区105。每一个PMOS 115具有N阱101，其中N阱被STI区105分开。通过注入P+杂质(例如，硼)在衬底中形成一对源极/漏极区110。每一个N MOSFET 116具有P阱，其中通过注AN+杂质(例如，磷)形成源极/漏极区110。在源极/漏极区110之间以及在源极/漏极区110上方形成薄的栅极绝缘层(未示出)。在一些实施例中，提供了氧化硅栅极绝缘层。在其他实施例中，绝缘层包含高K电介质，诸如但不限于基于铪的氧化物、基于铪的氮氧化物、或氮氧铪硅、硅酸铪、硅酸锆、二氧化铪和二氧化锆。高k介电层可以包括二元或三元高k膜，诸如Hf0、La0、A10、Zr0、Ti0、Ta2O5, Y2O3> STO, BTO, BaZrO, HfZrO, HfLaO, HfTaO, HfTiO、它们的组合、或其他合适的材料。可选地，高k介电层111可以可选地包括硅酸盐，诸如HfSiO、LaSiO、AlSiO、它们的组合。可以采用原子层沉积来沉积绝缘层。然后在栅极绝缘层上方在源极/漏极区110之间以及在源极/漏极区110上方形成栅电极120。栅电极120可以包含多晶硅、或金属、或诸如但不限于氮化钛、氮化钽、或氮化铝的合金。在形成栅电极120的同时，在STI区105上方在相同的栅电极层中形成伪导体图案130、131。可以使用图案化栅电极120的相同光掩模方便地图案化伪导体130、131，而不需向制造工艺中添加任何步骤或光刻胶。在一些实施例中，伪导体图案130、131是伸长的线段。介电材料170填充伪导体130、131之间的间隔。介电材料170可以包括一个或多个相同或者不同的介电材料层。例如，介电材料170可以包括在衬底103和栅电极120上方相继形成的两层。这两层可以包括:诸如氮化硅(SiN)或氮碳化硅的钝化层(未示出)和诸如氮氧化硅的介电层(未示出)或介电常数为约3.5或以下的低k介电材料，诸如来自MidlandMI的Dow Chemical C0.(道化学公司)的“SiLKTM”电介质，或来自CA Santa Clara的应用材料公司(Applied Materials Corp.)的“Black DiamondTM^ 电介质。
每对邻近的伪导体图案130、131和它们之间的介电材料170形成去耦电容器135，示意性地示出在图1和图2中。去耦电容器135由彼此面对的导体130和131的侧边之间的边缘电容提供。因此，去耦电容器135的电容取决于栅电极层130、131的厚度、伪导体130、131的重叠部分的长度、导体130、131的邻近边缘之间的距离和介电材料170的介电常数。每一个去耦电容器具有长度L，该长度L大于有源区110的宽度W。在一些实施例中，第一导电图案和第二导电图案延伸VDD总线和VSS总线之间的几乎整个距离，最大化去耦电容。每个栅电极具有栅极宽度GW，并且第一伪导体图案和第二伪导体图案130、131每一个都比栅极宽度GW长。形成用于互连互连层中的源极/漏极区110的接触通孔150。在伪导体130、131的每一个的一端也形成接触通孔150。在一些实施例中，对接触通孔进行布置，以使用于导体130的接触通孔150位于该导体更接近于VDD总线140的端部，以及用于导体131的接触通孔150位于该导体更接近于VSS总线141的端部。为了形成接触件，在介电材料170中形成接触开口，并且通过溅射沉积、蒸发或化学汽相沉积(CVD)沉积诸如钨的金属。如图1中所示，在Ml层中提供电源(VDD)总线140和接地(VSS)总线141。Ml层中的线段165将伪导体130的接触通孔150连接至电源总线140并将伪导体131的接触通孔150连接至接地总线141。因此，将第一伪导电图案130连接至具有第一电位的电源，并且将第二伪导电图案连接至具有第二电位的电源。图3示出了 IC 200的另一个实例，其中至少一个有源器件是双极结型晶体管(BJT) 215。BJT 215包括三个不同掺杂的半导体区(发射极220、基极区221和集电极区222)。在一些实施例中，发射极220、基极区221和集电极区222分别是p型、η型和p型，形成PNP晶体管。在其他实施例中，发射极、基极区和集电极区分别是η型、P型和η型，形成NPN晶体管。可以在多晶硅层中形成发射极区220。对于PNP晶体管，用硼或的另一 P型掺杂剂注入(或者原位掺杂)多晶硅层的发射极区220，或者对于NPN晶体管，用砷或另一 η型掺杂剂注入多晶硅层的发射极区220。在形成发射极220的同时，在STI区105上方在相同的多晶硅层中形成伪导体图案130、131。可以方便地采用图案化发射极220的相同光掩模来图案化伪导体130、131，而不需对制造工艺添加任何步骤或光掩模。在一些实施例中，伪导体图案130、131是伸长的线段。介电材料170填充伪导体130、131之间的间隔。介电材料170可以包括一个或多个相同或不同的介电材料层。例如，介电材料170可以包括上面参考图1和图2的实施例所述的任何介电材料。每对相邻的伪导体图案130、131和它们之间的介电材料170形成去耦电容器135，示意性地示出在图3中。通过彼此面对的导体130和131的侧边之间的边缘电容提供去耦电容器135。虽然在上面使用多晶硅层中的伪导电图案在MOSFET之间以NMOS、PMOS或CMOS工艺或者在BJT之间以双极工艺形成去耦电容器来描述实例，但是在MOSFET和BJT之间以BiCMOS工艺可以使用相同的去耦电容器。在BiCMOS工艺中，相同的多晶硅层可以提供MOSFET中的栅电极、伪导体和去耦电容器以及用于BJT的发射极区、伪导体和去耦电容器。图4示出了对用于结合上面所述的去耦电容器的标准单元库的修改。本文中，术语“标准单元”是指单元的属性是与电子设计自动化(EDA)工具一起使用的可选的、可重复使用的装置，而不意味着对单元设计是否是常规的或者是将来开发的单元的任何限制。编程处理器420被配置用于操作EDA工具422。处理器420可以是通过用存储在永久性可机读存储介质412中的专用计算机程序指令416编程而配置的例如通用计算机或者嵌入式处理器。EDA工具422可以包括例如尤其用于逻辑合成、布局和布线、设计规则检查和布局与原理图比较的工具。介质还包括其他数据414，包括但不限于设计规则数据。例如，EDA工具可以使用下列模块的组合:逻辑合成、行为合成、布局和布线、静态时序分析、形式验证、HDL (SystemC、Systemverilog/Verilog, VHDL)模拟器以及晶体管级电路模拟。这些系统可以包括物理实施/验证工具，例如，Synopsys (Mountain View, CA)的IC编译器或者 IC验证器、Cadence Design Systems, Inc.(San Jose, CA)的 Cadence 系统开发套件(例如，SoC Encounter, Cadence 物理验证系统)和 Mentor Graphics (ffilsonville,OR)的 “CALIBRE INR0UTE”。用集成电路(IC)单元库400对永久性计算机可读存储介质412进行编码。单元库400包括多个单元,包括但不限于所示的单元402、404、406、408、410。许多其他类型的单元对于本领域技术人员是已知的，并且为了简明起见未作描述。每个单元包括配置电子设计自动化工具422以生成IC元件的布局的数据。单元库可以包括用于MOSFET 402和BTJ 406中的每一个的一个或多个标准单元。在一些实施例中，单元410实现了在STI区105上方在彼此相同的多晶硅层中使用一对伪导体130、131的边缘电容形成去耦电容器。在一些实施例中，一个或多个单元实现了限定具有至少一个与其邻近的去耦电容器的晶体管。在一些实施例中，单元限定半导体衬底103具有:至少一个有源区，该有源区具有至少一个包括多晶硅层120、220的有源器件115、215 ;和邻近有源区的浅沟槽隔离(STI)区105 ;以及去耦电容器135。如果单元是M0SFET，则多晶硅层是栅电极层。如果单元是BJT，则多晶硅层是发射极层。去耦电容器包含在STI区105上方在相同的多晶硅层120中形成的第一和第二伪导电图案130、131。第一和第二伪导电区130、131未与至少一个有源器件中的任何有源器件连接。第一伪导电图案130与具有第一电位的电源连接，以及第二伪导电图案与具有第二电位的电源连接。介电材料位于第一和第二伪导电图案之间。第一伪导电图案130经由第一接触通孔与导线层中的电源总线连接，以及第二伪导电图案131经由第二接触通孔与导线层中的接地总线连接。改变第一和第二伪导电图案130、131的尺寸，以使IC的多晶硅密度大于或者等于目标多晶硅密度。图5示出了具有可选的另外的去耦电容的与图1的实施例类似的MOSFET实施例。代替将方形或者圆形接触件150用于源极/漏极区110，在源极/漏极注入区上提供伸长的槽状接触件550。伸长的槽状接触件550在源极/漏极槽状接触件和邻近的伪导体之间提供另外的去耦电容。在上面描述的实例中在邻近的晶体管之间增加去耦电容。在其他实施例中，去耦电容器可以位于其他类型的器件(诸如但不限于有源区电阻器和二极管)之间。本文所述的去耦电容器可以与各种功能电路元件(包括数字和/或模拟电路)结合使用。通过使用已经包括在布局中的伪导体提供去耦电容器，本文所述的结构和方法可以节省大量的IC面积，其可以用来增加其他功能或多余的单元。对于一些设计，面积节省可以是约4.5%。在一些实施例中，结构包括半导体衬底，该半导体衬底具有至少两个有源区，每个有源区具有至少一个有源器件，该有源器件包括栅电极层；以及位于有源区之间的浅沟槽隔离(STI)区。去耦电容器包括在STI区上方的同一栅电极层中形成的第一伪导电图案和第二伪导电图案。第一伪导电图案和第二伪导电图案未与至少一个有源器件中的任何有源器件连接。第一伪导电图案与具有第一电位的电源连接。第二伪导电图案与具有第二电位的电源连接。在第一伪导电图案和第二伪导电图案之间提供介电材料。在一些实施例中，结构包括半导体衬底，该半导体衬底具有至少两个有源区，以及位于有源区之间的浅沟槽隔离(STI)区。每个有源区具有至少一个有源器件，该有源器件包括多晶硅层。去耦电容器包括在STI区上方的同一多晶硅层中形成的第一伪导电图案和第二伪导电图案。第一伪导电图案和第二伪导电区未与至少一个有源器件中的任何有源器件连接。第一伪导电图案与具有第一电位的电源连接。第二伪导电图案与具有第二电位的电源连接。在第一伪导电图案和第二伪导电图案之间提供介电材料。在一些实施例中，一种方法包括:(a)提供半导体衬底，该半导体衬底具有至少两个有源区和位于有源区之间的浅沟槽隔离(STI)区；(b)在衬底上方形成单栅电极层，该栅电极层具有:位于至少两个有源区中的每一个上方的至少一个栅电极，以及位于STI区上方的第一伪导电图案和第二伪导电图案，第一伪导电图案和第二伪导电图案未与至少一个有源器件中的任何有源器件连接，第一伪导电图案与具有第一电位的电源连接，第二伪导电图案与具有第二电位的电源连接；以及(C)在第一伪导电图案和第二伪导电图案之间提供介电材料，从而形成去耦电容器。虽然依据示例性实施例描述了主旨，但本发明不限于此。而且，附随的权利要求应按广义解释，包括本领域技术人员可以制造的其他变体和实施例。
权利要求
1.一种结构，包括: 半导体衬底，具有: 至少两个有源区，每一个都具有至少一个有源器件，所述有源器件包括栅电极层，以及 浅沟槽隔离(STI)区，位于所述有源区之间；以及 去率禹电容器，包括: 第一伪导电图案和第二伪导电图案，形成在所述STI区上方的同一栅电极层中，所述第一伪导电图案和所述第二伪导电图案未与所述至少一个有源器件中的任何有源器件连接，所述第一伪导电图案与具有第一电位的电源连接，所述第二伪导电图案与具有第二电位的电源连接；以及 介电材料，位于所述第一伪导电图案和所述第二伪导电图案之间。
2.根据权利要求1所述的结构，其中，所述第一伪导电图案与VDD连接。
3.根据权利要求2所述的结构，其中，所述第二伪导电图案与VSS连接。
4.根据权 利要求2所述的结构，其中，所述第一伪导电图案经由第一接触通孔与导线层中的VDD总线连接，以及所述第二伪导电图案经由第二接触通孔与导线层中的VSS总线连接。
5.一种方法，包括: 提供半导体衬底，所述半导体衬底具有至少两个有源区以及位于所述有源区之间的浅沟槽隔离(STI)区； 在所述衬底上方形成单栅电极层，所述栅电极层具有: 至少一个栅电极，位于所述至少两个有源区中的每一个的上方，以及第一伪导电图案和第二伪导电图案，位于所述STI区上方，所述第一伪导电图案和所述第二伪导电图案未与所述至少一个有源器件中的任何有源器件连接，所述第一伪导电图案与具有第一电位的电源连接，所述第二伪导电图案与具有第二电位的电源连接；以及在所述第一伪导电图案和所述第二伪导电图案之间提供介电材料，从而形成去耦电容器。
6.根据权利要求5所述的方法，进一步包括经由第一接触通孔将所述第一伪导电图案连接至导线层中的VDD总线，以及经由第二接触通孔将所述第二伪导电图案连接至所述导线层中的VSS总线。
7.根据权利要求5所述的方法，其中，所述第一伪导电图案和所述第二伪导电图案是线段，每一个的长度都大于所述有源区的宽度。
8.—种结构,包括: 半导体衬底，具有: 至少两个有源区，每一个具有至少一个有源器件，所述有源器件包括多晶硅层，以及 浅沟槽隔离(STI)区，位于所述有源区之间；以及 去率禹电容器，包括: 第一伪导电图案和第二伪导电图案，形成在所述STI区上方的同一多晶硅层中，所述第一伪导电图案和所述第二伪导电图案未与所述至少一个有源器件中的任何有源器件连接，所述第一伪导电图案与具有第一电位的电源连接，所述第二伪导电图案与具有第二电位的电源连接；以及介电材料，位于所述第一伪导电图案和所述第二伪导电图案之间。
9.根据权利要求8所述的结构，其中:每一个有源区具有金属氧化物半导体场效应晶体管(MOSFET);以及每一个MOSFET的栅电极形成在所述多晶硅层中。
10.根据权利要求8所述的结构，其中:每一个有源区具有双极结型晶体管(BJT);以及所述BJT的发射极 形成在所述多晶硅层中。
全文摘要
半导体衬底具有至少两个有源区，每一个具有至少一个有源器件，该有源器件包括栅电极层；以及位于有源区之间的浅沟槽隔离(STI)区。去耦电容器包括在STI区上方的同一栅电极层中形成的第一伪导电图案和第二伪导电图案。第一伪导电图案和第二伪导电区未与至少一个有源器件中的任何有源器件连接。第一伪导电图案与具有第一电位的电源连接。第二伪导电图案与具有第二电位的电源连接。在第一伪导电图案和第二伪导电图案之间提供介电材料。本发明还提供去耦电容器及其制造方法。
文档编号H01L29/94GK103199121SQ20121025164
公开日2013年7月10日 申请日期2012年7月19日 优先权日2012年1月5日
发明者陈重辉 申请人:台湾积体电路制造股份有限公司