提高半导体电子器件击穿电压的结构及半导体电子器件的制作方法
【专利摘要】本发明公开了一种提高半导体电子器件击穿电压的结构及半导体电子器件。该提高半导体电子器件击穿电压的结构包括由并行设置的多个微纳米级沟道组成的沟道阵列，通过将该沟道阵列设置于半导体电子器件有源区内位于源极和漏极之间，且位于栅极下方的区域中，可有效改善栅漏之间的电场分布，进而能够大幅提高半导体电子器件的关态击穿电压等。本发明适用于各种基于异质结界面处二维电子气工作的半导体电子器件，并可同时满足实际应用的要求。
【专利说明】提高半导体电子器件击穿电压的结构及半导体电子器件
【技术领域】
[0001]本发明涉及一种半导体器件的终端结构，尤其涉及一种提高半导体电子器件击穿电压的结构及半导体电子器件。
【背景技术】
[0002]异质结场效应晶体管(HFET)因为具有高电子迁移率、器件速度快等优异特性，成为高频微波领域的重要器件之一。近年来随着宽禁带半导体氮化镓(GaN)材料的不断发展，人们对GaN基HFET的性能有了新的认识。由于GaN材料的迁移率高、电子饱和漂移速度快、临界击穿电场强度高、工作结温高等优异性质，GaN-HFET不仅适合高频大功率应用，而且也适合于低频高压大功率应用。HFET是平面型器件，电流是在异质结形成的量子阱内沿平面流动的。器件在反向偏置条件下，电场的分布通常是不均匀的，一般而言会在栅电极边缘或漏端边缘处产生严重的电场集中，且该处的电场会随着反向电压的增加快速增加，当达到临界击穿场强时，导致器件击穿。这时的击穿电压低于临界电场强度与栅漏间距的乘积，即理论上假设栅漏间电场强度一致时所能达到的极限击穿电压。
[0003]高的击穿电压意味着器件工作的电压范围更大，能够获得更高的功率密度，并且器件的可靠性得到提高。因此如何提高器件的击穿电压是电子器件研究人员重点关注的问题。目前，有多种方法提高HFET器件击穿电压，比如:采用高临界电场的材料，用GaN基材料代替GaAs基材料；在栅下增加绝缘介质形成MIS或MOS结构，提高临界击穿电场强度，减小栅极漏电；用双异质结AlGaN/GaN/AlGaN代替AlGaN/GaN等。
[0004]除了上述方法外，还有一类方法是器件的电压终端结构设计，所谓电压终端结构设计是指通过在器件中设计一些特殊结构抑制器件中的电场集中效应，使器件的电场尽可能均匀一致，从而获得趋近于理想的击穿电压。在Si功率器件中，这类电压终端结构有:场板、分压环、深槽等。在化合物半导体器件中，以GaN HFET为例，常用的电压终端结构为场板结构，包括源场板、栅场板、漏场板以及这几种场板的组合。作为电压终端结构的场板的确能够改善器件电场的分布，降低峰值电场，提高器件的击穿电压。但是，场板也会造成栅源、栅漏以及源漏寄生电容的增加，影响器件的工作速度。并且，对于最能有效提高击穿电压的复合场板结构，即源场板、栅场板、漏场板的组合结构，器件芯片的加工成本会明显增加。
【发明内容】
[0005]鉴于现有技术中的诸多缺陷，本发明的主要目的在于提供一种提高半导体电子器件击穿电压的结构，其通过在半导体电子器件中设置沟道阵列结构，特别是在半导体电子器件的源、漏极之间，且于栅极下方的有源区内制作出微纳米级的沟道阵列，大幅提升了器件的击穿电压(约28%以上)。
[0006]为实现上述发明目的，本发明采用了如下技术方案:
一种提高半导体电子器件击穿电压的结构，包括异质结结构，所述异质结结构上分布有源极、栅极和漏极，所述异质结结构由上、下层异质材料组成，该上、下层异质材料界面处形成有量子阱限定的二维电子气，其中，
在所述异质结结构上端面上位于源极和漏极之间，且位于栅极下方的区域中设有沟道阵列，所述沟道阵列包括并行排布的两条以上具有纳米级至微米级宽度的沟道，所述沟道的深度大于上层异质材料的厚度，而每一沟道的两端分别指向栅极和漏极，
并且，所述栅极长度为Lg，所述栅极与漏极之间的间距为Lgd，栅极与沟道阵列之间的间距为LI，沟道阵列的长度为L2，沟道阵列与漏极之间的间距为L3，其中，-Lg〈Ll〈Lgd，L3〈Lgd，L2>0。
[0007]作为较为优选的方案之一，所述沟道的宽度为Inm?10 μ m。
[0008]作为较为优选的方案之一，所述沟道阵列中相邻两条沟道的间距为Inm?10 μ m。
[0009]作为可选择的实施方案之一，所述栅极与上层异质材料之间可形成肖特基接触、金属-绝缘层-半导体接触或者金属-氧化层-半导体接触，但不限于此。
[0010]作为可选择的实施方案之一，所述半导体电子器件可包括异质结场效应晶体管。
[0011]进一步的，所述异质结场效应晶体管中可采用平面隔离或台面隔离。
[0012]所述半导体电子器件可选自GaN基HEMT、GaAs基HEMT和InP基HEMT，但不限于此。
[0013]本发明的另一目的在于提供一种半导体电子器件，它包含如上所述的提高半导体电子器件击穿电压的结构。
[0014]本发明的又一目的在于提供一种异质结场效应晶体管，包括有源区，所述有源区上分布有源极、栅极和漏极，所述有源区由上、下层异质材料组成，该上、下层异质材料界面处形成有量子阱限定的二维电子气，其中，
在所述有源区上端面上位于源极和漏极之间，且位于栅极下方的区域中设有沟道阵列，所述沟道阵列包括并行排布的复数条沟道，所述沟道的宽度为Inm?10 μ m，深度大于上层异质材料的厚度，而相邻两条沟道的间距为Inm?10 μ m，并且每一沟道的两端分别指向栅极和漏极，
同时，所述栅极长度为Lg，所述栅极与漏极之间的间距为Lgd，栅极与沟道阵列之间的间距为LI，沟道阵列的长度为L2，沟道阵列与漏极之间的间距为L3，其中，-Lg〈Ll〈Lgd，L3〈Lgd，L2>0。
【专利附图】
【附图说明】
[0015]图1a是本发明中将沟道阵列结构应用到肖特基栅异质结场效应晶体管的三维结构示意图；
图1b是图1a所示肖特基栅异质结场效应晶体管的沟道阵列终端结构的局部放大图；图1c是图1a所示肖特基栅异质结场效应晶体管与普通异质结场效应晶体管的击穿电压对比曲线图；
附图标记说明:半导体1、半导体2、源极3、漏极4、沟道阵列5、栅极6、二维电子气7。【具体实施方式】
[0016]如前所述，如何提高半导体电子器件的击穿电压一直是本领域渴望解决的技术问题，然而，尽管众多的电子器件研究人员付出了大量的研究和实践，但其提出的方案均或多或少的存在不足，比如，在能有效提高器件的击穿电压的同时，还可能会使得器件的结构复杂化，成本增加，或是会使器件的工作速度降低。
[0017]有鉴于此，本案发明人长期以来亦在本领域进行了长期研究和大量实践，并非常意外的发现，通过在半导体电子器件的异质结结构中于源、漏极之间、栅极下方的区域内制作出由并行设置的复数条微纳米级沟道组成的沟道阵列，既能大幅提高器件的击穿电压，且不会对器件的工作速度造成影响。
[0018]基于上述意外发现，本案发明人又经大量实验验证，从而提出了本发明的技术方案，其迄今尚未见诸任何公开报道。
[0019]本发明的技术方案具体如下:
一种提高半导体电子器件击穿电压的结构，包括异质结结构，所述异质结结构上分布有源极、栅极和漏极，所述异质结结构由上、下层异质材料组成，该上、下层异质材料界面处形成有量子阱限定的二维电子气，其中，
在所述异质结结构上端面上位于源极和漏极之间，且位于栅极下方的区域中设有沟道阵列，所述沟道阵列包括并行排布的两条以上具有纳米级至微米级宽度的沟道，所述沟道的深度大于上层异质材料的厚度，而每一沟道的两端分别指向栅极和漏极，
并且，所述栅极长度为Lg，所述栅极与漏极之间的间距为Lgd，栅极与沟道阵列之间的间距为LI，沟道阵列的长度为L2，沟道阵列与漏极之间的间距为L3，其中，-Lg〈Ll〈Lgd，L3〈Lgd，L2>0。
[0020]前述沟道阵列中沟道宽度可以从几个纳米到几个微米，比如，优选为Inm?10 μ m
的范围。
[0021]前述沟道阵列中相邻两条沟道的间距亦可以为几个纳米到几个微米，比如，优选为Inm?10 μ m的范围。
[0022]前述沟道阵列中沟道的剖面几何形状为规则形状或非规则形状。
[0023]前述沟道阵列中并列沟道的尺寸可相同或不相同，而并列沟道的形状亦可相同或不相同。
[0024]前述栅金属与异质结结构形成的接触可以是肖特基接触，或者为了进一步减小栅泄漏电流和增加器件的击穿电压，也可以采用金属-绝缘层-半导体接触或者金属-氧化层-半导体接触。
[0025]本案发明人依据前述大量实验结果及大量理论研究，推知本发明的工作原理应为:在栅极和漏极之间存在一段沟道阵列，当器件处于关断状态，即:漏极接正电压、源极接地、栅极偏置于阈值电压以下时，栅下二维电子气被耗尽，且耗尽区向漏端延伸，若耗尽区扩展到沟道阵列区，由于单条沟道纳米至微米级的几何宽度限制，沟道阵列区内的电荷趋于全部耗尽，根据泊松方程，可以知道沟道阵列区内的电场趋于一致，即:趋于均匀，这样就可以有效提高器件的击穿电压。这种沟道阵列电压终端结构不仅能提高器件的关态击穿电压，同理也能提高器件栅极反向击穿电压。
[0026]另外，前述沟道阵列结构可以采用接触式光刻、电子束光刻、投影式曝光、纳米压印手段实现图形化，再利用常规刻蚀手段等，如ICP、IBE及其他工艺手段最终加工形成，因此，其加工过程非常简单，易于操作，成本低廉。
[0027]如下仅以本发明在异质结场效应晶体管中的应用为例，对本发明的技术方案作进一步的说明，其中，该异质结场效应晶体管可以为有场板或没有场板的GaN基HEMT，也可与MIS结构结合，或者，也可以为GaAs基HEMT和InP基HEMT等。同时，该异质结场效应晶体管中还可采用平面隔离或台面隔离。
[0028]参阅图1a-图1b所示，其涉及一种肖特基栅异质结场效应晶体管，主要由异质结外延材料、源极3、漏极4、沟道阵列5以及栅极6组成。
[0029]其中，异质结可主要由上层异质材料(半导体层I)和下层异质材料(半导体2)组成，该半导体层1、2可以采用在异质结处形成二维电子气7的任意半导体材料。
[0030]前述沟道阵列5即为所述的纳米沟阵列结构，沟道内的二维电子气7可通过栅极6进行调整控，从而控制器件处于截止区、线性区以及饱和区。
[0031]前述沟道阵列5可由平行分布的多个沟道并联而成，并位于源极3和漏极4之间，且在栅极6下方的有源区内。
[0032]前述栅极长度为Lg，栅极与漏极的间距为Lgd，栅极与沟道阵列的间距为LI，沟道阵列长度为L2，沟道与漏极的间距为L3，并且，-Lg〈Ll〈Lgd，L3〈Lgd，以及，L2>0。
[0033]优选的，前述沟道的宽度Wl可以为Inm?ΙΟμπι。
[0034]优选的，前述沟道阵列中相邻两条沟道的间距W2可以为Inm?10 μ m。
[0035]为使本发明的纳米沟道阵列的实质结构特征、实现方法及有益效果更易于理解，如下以AlGaN/GaN HEMT为例对本发明的技术方案作更进一步非限制性的详细说明，本实施例的HEMT采用单条沟道宽度Wl为80nm沟道间距W2为140nm，高度为45nm，栅极6金属厚度为300nm，栅极6长度Lg为lOOnm，栅极6与沟道阵列5的间距LI为0，沟道阵列5的长度为300nm，栅极6和漏极4之间的间距Lgd为2Mm的设计。参阅图lc，本实施例HEMT器件得到的击穿电压为132V，而同样栅长度常规器件的击穿电压为103V，这说明沟道阵列的终端结构能够使器件的击穿电压被有效提高(28%以上)。
[0036]需要指出的是，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
【权利要求】
1.一种提高半导体电子器件击穿电压的结构，包括异质结结构，所述异质结结构上分布有源极、栅极和漏极，所述异质结结构由上、下层异质材料组成，该上、下层异质材料界面处形成有量子阱限定的二维电子气，其特征在于: 在所述异质结结构上端面上位于源极和漏极之间，且位于栅极下方的区域中设有沟道阵列，所述沟道阵列包括并行排布的两条以上具有纳米级至微米级宽度的沟道，所述沟道的深度大于上层异质材料的厚度，而每一沟道的两端分别指向栅极和漏极， 并且，所述栅极长度为Lg，所述栅极与漏极之间的间距为Lgd，栅极与沟道阵列之间的间距为LI，沟道阵列的长度为L2，沟道阵列与漏极之间的间距为L3，其中，-Lg〈Ll〈Lgd，L3〈Lgd，L2>0。
2.根据权利要求1所述的提高半导体电子器件击穿电压的结构，其特征在于，所述沟道的宽度为Inm?10 μ m。
3.根据权利要求1所述的提高半导体电子器件击穿电压的结构，其特征在于，所述沟道阵列中相邻两条沟道的间距为Inm?10 μ m。
4.根据权利要求1所述的提高半导体电子器件击穿电压的结构，其特征在于，所述栅极与上层异质材料之间形成肖特基接触、金属-绝缘层-半导体接触或者金属-氧化层-半导体接触。
5.根据权利要求1所述的提高半导体电子器件击穿电压的结构，其特征在于，所述半导体电子器件包括异质结场效应晶体管。
6.根据权利要求5所述的提高半导体电子器件击穿电压的结构，其特征在于，所述异质结场效应晶体管中采用平面隔离或台面隔离。
7.根据权利要求5-6中任一项所述的提高半导体电子器件击穿电压的结构，其特征在于，所述半导体电子器件至少选自GaN基HEMT、GaAs基HEMT和InP基HEMT中的任意一种。
8.一种半导体电子器件，其特征在于，它包含如权利要求1-7中任一项所述的提高半导体电子器件击穿电压的结构。
9.一种异质结场效应晶体管，包括有源区，所述有源区上分布有源极、栅极和漏极，所述有源区由上、下层异质材料组成，该上、下层异质材料界面处形成有量子阱限定的二维电子气，其特征在于: 在所述有源区上端面上位于源极和漏极之间，且位于栅极下方的区域中设有沟道阵列，所述沟道阵列包括并行排布的复数条沟道，所述沟道的宽度为Inm?ΙΟμπι，深度大于上层异质材料的厚度，而相邻两条沟道的间距为Inm?10 μ m，并且每一沟道的两端分别指向栅极和漏极， 同时，所述栅极长度为Lg，所述栅极与漏极之间的间距为Lgd，栅极与沟道阵列之间的间距为LI，沟道阵列的长度为L2，沟道阵列与漏极之间的间距为L3，其中，-Lg〈Ll〈Lgd，L3〈Lgd，L2>0。
【文档编号】H01L29/10GK103681792SQ201210326246
【公开日】2014年3月26日 申请日期:2012年9月6日 优先权日:2012年9月6日
【发明者】蔡勇, 顾国栋, 张宝顺 申请人:中国科学院苏州纳米技术与纳米仿生研究所