专利名称：双导通半导体组件及其制作方法
技术领域：
本发明涉及一种双导通半导体组件，尤指一种具有较低的导通电阻 (on-resistance)的双导通半导体组件。
背景技术：
传统双导通半导体组件(bilateral conduction semiconductor device)是设置于电池中，且于电池的充放电过程中用于保护电池，以免于电池因充放电而损坏。为了具有保护电池的功效，传统双导通半导体组件可由两个N型功率金氧半导体场效应晶体管 (MOSFET)所构成，且各N型功率MOSFET的漏极电性连接在一起。各N型功率MOSFET包含一 MOSFET与一 PN 二极管(diode)，且PN 二极管的P端电性连接至MOSFET的源极，而PN 二极管的N端电性连接至MOSFET的漏极。请参考图1，图1为公知N型功率MOSFET的剖面结构示意图。如图1所示，N型功率MOSFET 10包含一 N型基材12以及一设置于N型基材12上的N型外延层14。两个P 型基体掺杂区16是设置于N型外延层14上，且两个N型源极掺杂区18设置于P型基体掺杂区16中，作为源极，并且一覆盖于N型基材12上的源极金属层20电性连接各N型源极掺杂区18。一栅极绝缘层22以及一设置于栅极绝缘层22中的栅极导电层M设置于两个 N型源极掺杂区18之间且位于源极金属层20与N型基材12之间。并且，一漏极金属层沈是设置于N型基材12下。此外，请参考图2，图2为公知双导通半导体组件的示意图。如图2所示，公知双导通半导体组件50所包含的两个N型功率MOSFET 10a、IOb是设置于一绝缘层28的两个侧， 以利用绝缘层观将各N型功率MOSFET 10a、10b电性隔离开。并且，两个N型功率MOSFET 10a、IOb共享相同的漏极金属层沈，借此各N型功率MOSFET IOaUOb的漏极可电性连接在一起。当公知双导通半导体组件50处于导通状态(on-state)时，电流会从一 N型功率 MOSFET IOa的源极金属层18a流至另一 N型功率MOSFET IOb的源极金属层18b，如图2的箭头所示。然而，由于公知双导通半导体组件需绝缘压层来将各N型功率MOSFET隔开，因此从N型功率MOSFET的源极至另一 N型功率MOSFET的源极具有一段距离，使得公知双导通半导体组件处于导通状态时，电流容易从一 N型功率MOSFET的源极向下经过同一 N型功率 MOSFET共享的N型外延层以及漏极金属层，然后再经由漏极金属层横向传递的另一 N型功率MOSFET的漏极金属层。接着，电流再向上经过N型外延层，才传递至另一 N型功率MOSFET 的源极。并且，N型外延层占公知双导通半导体组件的导通电阻的比例约略为30%，且导通电压越高所占的比例越高，因此导通电阻受限于N型外延层的电阻影响，使得电池的充放电电流因导通电阻的限制而无法提高，进而降低充放电的效率。
发明内容
本发明的主要目的之一在于提供一种双导通半导体组件，以降低导通电阻，进而提高充电或放电电流。为达上述的目的，本发明提供一种双导通半导体组件，其包括一具有一第一导电类型的基材、一设置于基材上且具有一第一沟槽的外延层、一覆盖于第一沟槽表面的栅极绝缘层、一设置于第一沟槽内的一侧壁上的第一栅极导电层、一设置于第一沟槽内相对于侧壁的另一侧壁上的第二栅极导电层、一具有第一导电类的型掺杂区、一具有一第二导电类型的第一基体掺杂区、一具有第二导电类型的第二基体掺杂区、一具有第一导电类型的第一重掺杂区以及一具有第一导电类型的第二重掺杂区。外延层具有第一导电类型，且第二栅极导电层与第一栅极导电层电性隔离，而掺杂区设置于第一沟槽底部的外延层中。第一基体掺杂区设置于第一栅极导电层相对于第二栅极导电层的另一侧的外延层中，且第二基体掺杂区设置于第二栅极导电层相对于第一栅极导电层的另一侧的外延层中。第一重掺杂区设置于第一基体掺杂区中，且第二重掺杂区设置于第二基体掺杂区中，其中掺杂区的掺杂浓度是小于第一重掺杂区与第二重掺杂区的掺杂浓度，且掺杂区的掺杂浓度是大于外延层的掺杂浓度。为达上述的目的，本发明提供一种制作双导通半导体元间的方法。首先，提供一基材以及一设置于基材上的外延层。外延层具有一第一沟槽，且设置于第一沟槽的两侧的外延层分别具有一第一基体掺杂区与一第二基体掺杂区，其中基材与外延层具有一第一导电类型，且第一基体掺杂区与第二基体掺杂区具有一第二导电类型。接着，于第一沟槽中形成一栅极绝缘层、一第一栅极导电层以及一第二栅极导电层，且暴露出部分栅极绝缘层，使第一栅极导电层与第二栅极导电层之间具有一第二沟槽，其中第一栅极导电层与第二栅极导电层电性隔离。然后，进行一第一离子布植工艺，于第二沟槽下方的外延层中植入一具有第一导电类型的第一离子区。之后，于第二沟槽中形成一绝缘层。然后，进行一第二离子布植工艺以及一第一驱入工艺，分别于第一基体掺杂区与第二基体掺杂区中形成一第一重掺杂区与一第二重掺杂区，且将第一离子区扩散为一掺杂区。本发明通过于栅极导电层间的绝缘层下方植入一掺杂区，以降低双导通半导体组件的导通电阻。
图1为公知N型功率MOSFET的剖面结构示意图。图2为公知双导通半导体组件的示意图。图3至图7为本发明第一实施例的制作双导通半导体组件的方法示意图。图8为本发明第一实施例的双导通半导体组件的上视示意图。图9为本发明第一实施例的双导通半导体组件沿着图8的BB’线的剖面结构示意图。其中，附图标记说明如下
10、 10a、N型功率MOSFET12N型基材IOb
权利要求
1.一种双导通半导体组件，其特征在于，包括，一基材，具有一第一导电类型；一外延层，具有该第一导电类型，该外延层设置于该基材上，且该外延层具有一第一沟槽；一栅极绝缘层，覆盖于该第一沟槽的表面； 一第一栅极导电层，设置于该第一沟槽内的一侧壁上；一第二栅极导电层，设置于该第一沟槽内相对于该侧壁的另一侧壁上，且该第二栅极导电层与该第一栅极导电层电性隔离；一掺杂区，具有该第一导电类型，且该掺杂区设置于该第一沟槽底部的该外延层中； 一第一基体掺杂区，具有一第二导电类型，该第一基体掺杂区设置于邻近该第一栅极导电层的该外延层中，且该栅极绝缘层电性隔离该第一栅极导电层与该第一基体掺杂区；一第二基体掺杂区，具有该第二导电类型，该第二基体掺杂区设置于邻近该第二栅极导电层的该外延层中，且该栅极绝缘层电性隔离该第二栅极导电层与该第二基体掺杂区； 一第一重掺杂区，具有该第一导电类型，该第一重掺杂区设置于该第一基体掺杂区中；以及一第二重掺杂区，具有该第一导电类型，且该第二重掺杂区设置于该第二基体掺杂区中，其中该掺杂区的掺杂浓度是小于该第一重掺杂区与该第二重掺杂区的掺杂浓度，且该掺杂区的掺杂浓度是大于该外延层的掺杂浓度。
2.如权利要求1所述的双导通半导体组件，其特征在于，另包括一绝缘层，设置于该第一栅极导电层与该第二栅极导电层之间，以将该第一栅极导电层与该第二栅极导电层电性隔1 °
3.如权利要求2所述的双导通半导体组件，其特征在于，该掺杂区是位于该绝缘层正下方的该外延层中。
4.如权利要求3所述的双导通半导体组件，其特征在于，该掺杂区横向延伸至所对应的该第一栅极导电层以及该第二栅极导电层下方的该外延层中，且该掺杂区未与该第一基体掺杂区以及该第二基体掺杂区相接触。
5.如权利要求1所述的双导通半导体组件，其特征在于，另包括一第一源极金属层以及一第二源极金属层，设置该外延层上，该第一源极金属层电性连接该第一重掺杂区，且该第二源极金属层电性连接该第二重掺杂区。
6.如权利要求5所述的双导通半导体组件，其特征在于，另包括一第一介电层，设置于该外延层与该第一源极金属层以及该第二源极金属层之间。
7.如权利要求6所述的双导通半导体组件，其特征在于，另包括一第一接触插塞以及一第二接触插塞，设置于该第一介电层中，该第一接触插塞电性连接该第一源极金属层与该第一重掺杂区，且该第二接触插塞电性连接该第二源极金属层与该第二重掺杂区。
8.如权利要求7所述的双导通半导体组件，其特征在于，另包括一第一源极接触掺杂区以及一第二源极接触掺杂区，该第一源极接触掺杂区设置于该第一接触插塞与该第一基体掺杂区之间，且该第二源极接触掺杂区设置于该第二接触插塞与该第二基体掺杂区之间。
9.如权利要求7所述的双导通半导体组件，其特征在于，另包括一第二介电层，设置于该第一接触插塞与该第二源极金属层之间以及设置于该第二接触插塞与该第一源极金属层之间。
10.如权利要求1所述的双导通半导体组件，其特征在于，另包括一漏极金属层，设置于该基材下。
11.如权利要求1所述的双导通半导体组件，其特征在于，该外延层具有另一第一沟槽，另该第一沟槽设置于该第一基体掺杂区相对于该第一沟槽的另一侧，且该双导通半导体组件另包括另一第一栅极导电层以及另一第二栅极导电层，设置于另该第一沟槽中，且另该第一栅极导电层设置于该第一栅极导电层与另该第二栅极导电层之间。
12.如权利要求1所述的双导通半导体组件，其特征在于，该外延层具有另一第一沟槽，另该第一沟槽设置于该第二基体掺杂区相对于该第一沟槽的另一侧，且该双导通半导体组件另包括另一第一栅极导电层以及另一第二栅极导电层，设置于另该第一沟槽中，且另该第二栅极导电层设置于该第二栅极导电层与另该第一栅极导电层之间。
13.如权利要求1所述的双导通半导体组件，其特征在于，该第一导电类型为N型，且该第二导电类型为P型。
14.一种制作双导通半导体组件的方法，其特征在于，包括，提供一基材以及一设置于该基材上的外延层，该外延层具有一第一沟槽，且设置于该第一沟槽的两侧的该外延层分别具有一第一基体掺杂区与一第二基体掺杂区，其中该基材与该外延层具有一第一导电类型，且该第一基体掺杂区与该第二基体掺杂区具有一第二导电类型；于该第一沟槽中形成一栅极绝缘层、一第一栅极导电层以及一第二栅极导电层，其中该第一栅极导电层与该第二栅极导电层之间具有一第二沟槽，使该第一栅极导电层与该第二栅极导电层电性隔离，且暴露出部分该栅极绝缘层；进行一第一离子布植工艺，于该第二沟槽下方的该外延层中植入一具有该第一导电类型的第一离子区；于该第二沟槽中形成一绝缘层；以及进行一第二离子布植工艺以及一第一驱入工艺，分别于该第一基体掺杂区与该第二基体掺杂区中形成一第一重掺杂区与一第二重掺杂区，且将该第一离子区扩散为一掺杂区。
15.如权利要求14所述的方法，其特征在于，用于形成该第二沟槽的一掩模与用于进行该第一离子布植工艺的一掩模相同。
16.如权利要求14所述的方法，其特征在于，于该第一离子布植工艺与该第二离子布植工艺之间，该方法另包括一第二驱入工艺，用以扩散该第一离子区。
17.如权利要求14所述的方法，其特征在于，另包括于该基材下形成一漏极金属层。
18.如权利要求14所述的方法，其特征在于，该外延层具有另一第一沟槽，另该第一沟槽设置于该第一基体掺杂区相对于该第一沟槽的另一侧，且于形成该第一栅极导电层与该第二栅极导电层的步骤中，该方法另包括于另该第一沟槽中形成另一第一栅极导电层以及另一第二栅极导电层，且另该第一栅极导电层设置于该第一栅极导电层与另该第二栅极导电层之间。
19.如权利要求14所述的方法，其特征在于，该外延层具有另一第一沟槽，另该第一沟槽设置于该第二基体掺杂区相对于该第一沟槽的另一侧，且于形成该第一栅极导电层与该第二栅极导电层的步骤中，该方法另包括于另该第一沟槽中形成另一第一栅极导电层以及另一第二栅极导电层，且另该第二栅极导电层设置于该第二栅极导电层与另该第一栅极导电层之间。
全文摘要
本发明提供一种双导通半导体组件及其制作方法，使双导通半导体组件包括一具有一第一导电类型且具有一第一沟槽的外延层、一设置于第一沟槽内的一侧壁上的第一栅极导电层、一设置相对于第一栅极导电层的第二栅极导电层以及一具有第一导电类型的掺杂区。掺杂区设置于第一栅极导电层与第二栅极导电层间的外延层中，且掺杂区的掺杂浓度是大于外延层的掺杂浓度。借此双导通半导体组件的导通电阻得以降低。
文档编号H01L27/088GK102299152SQ201010210220
公开日2011年12月28日 申请日期2010年6月22日 优先权日2010年6月22日
发明者叶人豪, 林伟捷, 林家福, 陈佳慧 申请人:茂达电子股份有限公司