专利名称：具备漏极电压保护的功率半导体组件及其制作方法
技术领域：
本发明涉及一种功率半导体组件及其制作方法，特别涉及一种具备漏极电压保护的功率半导体组件及其制作方法。
背景技术：
功率金氧半导体晶体管(power MOS transistor)组件由于具有高电压高电流的导通特性，因此特别容易受到静电放电脉冲(ESD pulse)的伤害。特别是由于现今的集成电路工艺中为了获得较低起始电压，功率金氧半导体晶体管组件的栅极氧化层的厚度必须加以薄化，在此要求下，功率金氧半导体晶体管组件极易受到因摩擦或其它无法控制的因素所产生的静电放电脉冲的伤害而受损。因此，在功率金氧半导体晶体管组件的应用上，必须搭配静电防护电路的使用以避免功率金氧半导体晶体管组件受损。在现行的功率金氧半导体晶体管组件技术中，通常是在功率金氧半导体晶体管组件制作完成后，再进行静电防护电路的制作，然而此作法会增加额外的工艺与成本。请参考图1，图1为公知功率半导体组件的剖面示意图。如图1所示，公知功率半导体组件10于半导体基底12上形成包含多个沟槽式栅极晶体管组件14以及多个静电防护组件16。形成静电防护组件16的方式先形成一多晶硅层18，并且对多晶硅层18依序进行一 P型离子布植工艺以及一 N型离子布植工艺，以形成多个P型掺杂区20与多个N型掺杂区22呈彼此交错且依序接合在一起，其中任一 P型掺杂区20与其相邻的N型掺杂区22 构成一具有PN接面的静电防护组件16，且各静电防护组件16串联于沟槽式栅极晶体管组件的栅极与漏极之间。然而，为了将静电防护组件整合于沟槽式栅极晶体管组件中，制作功率半导体组件的工艺需额外增加一道光罩来定义多晶硅层的图案，因此会造成工艺复杂度与成本的增加。
发明内容
本发明的主要目的之一在于提供一种具备漏极电压保护的功率半导体组件及其制作方法，以解决公知技术的工艺复杂与高成本的缺点。为达上述目的，本发明提供一种制作具备漏极电压保护的功率半导体组件的方法。首先，提供一半导体基底，其具有一第一导电类型，且半导体基底上定义有一漏极连接区、一第一组件区以及一设置于漏极连接区与第一组件区间的第二组件区。位于第一组件区中的半导体基底的一上表面包含一第一沟槽，且位于第二组件区中的半导体基底的上表面包含一第二沟槽。接着，于第一沟槽与第二沟槽的表面形成一第一绝缘层。然后，于第一沟槽中形成一栅极导电层以及于第二沟槽中形成一第一掺杂区。之后，于第一掺杂区中形成一第二掺杂区与一第三掺杂区，其中第一掺杂区、第二掺杂区以及第三掺杂区构成一沟槽式静电防护组件，且第一掺杂区是位于第二掺杂区与第三掺杂区之间。接着，覆盖一第二绝缘层于半导体基底的上表面。然后，于第二绝缘层上形成一源极金属层、一栅极金属层以及一漏极连接电极，其中第二掺杂区电性连接至漏极连接电极，且第三掺杂区电性连接至栅极金属层，而栅极金属层电性连接至栅极导电层。为达上述目的，本发明另提供一种具备漏极电压保护的功率半导体组件。上述功率半导体组件包含有一半导体基底、一沟槽式栅极晶体管组件、一沟槽式静电防护组件、一源极金属层、一栅极金属层以及一漏极金属层。半导体基底具有一第一导电类型，且定义有一第一组件区与一第二组件区，而半导体基底的一上表面包含一第一沟槽与一第二沟槽， 其中第一沟槽位于第一组件区中，且第二沟槽位于第二组件区中。沟槽式栅极晶体管组件设置于第一组件区中，且沟槽式栅极晶体管组件包含一设置于第一沟槽的表面的第一绝缘层、一设置于第一沟槽中的栅极导电层、一设置于第一沟槽的一侧的半导体基底中的基体 (base)掺杂区以及一设置于第一组件区的基体掺杂区上的源极掺杂区。基体掺杂区具有第一导电类型，而源极掺杂区具有一第二导电类型，且电性连接基体掺杂区。沟槽式静电防护组件设置于第二组件区的第二沟槽中，且沟槽式静电防护组件包含一第一掺杂区、一第二掺杂区以及一第三掺杂区，其中第一掺杂区是设置于第二掺杂区与第三掺杂区之间，且第二掺杂区电性连接至漏极金属层，而第三掺杂区电性连接至栅极金属层。源极金属层设置于半导体基底的该上表面，且电性连接源极掺杂区。栅极金属层设置于半导体基底的上表面，且电性连接栅极导电层。漏极金属层设置于半导体基底的一下表面。本发明将沟槽式静电防护组件的制作整合于沟槽式栅极晶体管组件的制作过程中，因此不需额外的光罩来定义沟槽式静电防护组件的掺杂区的位置，故有简化工艺与成本低廉的优势。并且，本发明具备漏极电压保护的功率半导体组件包括沟槽式栅极晶体管组件与沟槽式静电防护组件，且沟槽式静电防护组件电性连接于沟槽式栅极晶体管组件的栅极与漏极之间，借此提供优良的静电防护能力。
图1为公知沟槽式半导体组件的剖面示意图。图2至图6为本发明一优选实施例的制作沟槽式半导体组件的方法示意图。图7为本发明第一实施例的功率半导体组件的一实施态样的上视示意图。图8为第一实施例的功率半导体组件于图7区域A中的上视示意图。图9为本发明第一实施例的具备漏极电压保护的功率半导体组件的另一实施态样的上视示意图。图10为本发明第二实施例的具备漏极电压保护的功率半导体组件的剖面示意图。图11为本发明具备漏极电压保护的功率半导体组件的电路示意图。其中，附图标记说明如下10功率半导体组件12半导体基底
14沟槽式栅极晶体管组件16静电防护组件
18多晶娃层20P型掺杂区
22N型掺杂区100功率半导体组件
102半导体基底104上表面
106下表面108第一组件区
110第二组件区112漏极连接区
114基材116外延层
118第一沟槽120第二沟槽
122第一绝缘层124未掺杂半导体层
125掩模126栅极导电层
128第一掺杂区130基体掺杂区
134第二掺杂区136第三掺杂区
138源极掺杂区140漏极掺杂区
142沟槽式栅极晶体管组件144a、沟槽式静电防护组件
144b、
144c
146第二绝缘层148源极接触洞
150栅极接触洞152连接接触洞
154漏极开口156源极接触掺杂区
158源极接触插塞160栅极接触插塞
162接触插塞164漏极接触插塞
166源极金属层168栅极金属层
170a、连接电极172漏极连接电极
170b
174漏极金属层
具体实施例方式请参考图2至图6，图2至图6为本发明一第一实施例的制作具备漏极电压保护的功率半导体组件的方法示意图。如图2所示，首先，提供一半导体基底102，半导体基底 102具有一上表面104与一相对的下表面106，并且半导体基底102上定义有一第一组件区108、一第二组件区110以及一漏极连接区112。并且，第一组件区108是用于制作沟槽式栅极晶体管组件，且第二组件区110是用于制作沟槽式静电防护组件。此外，半导体基底102包含一基材114以及一设置于基材114上的外延层116。基材114可为一硅基材， 且基材114与外延层116皆具有一第一导电类型。然后，利用第一道光罩配合微影暨蚀刻工艺，于半导体基底102的上表面104形成多个第一沟槽118与多个第二沟槽120，且各第一沟槽118是位于第一组件区108中，而各第二沟槽120是位于第二组件区110中。接着， 于各第一沟槽118与各第二沟槽120的表面形成一第一绝缘层122，以及于各第一沟槽118 中与各第二沟槽120中分别形成一未掺杂(im-doped)半导体层124，例如未掺杂多晶硅 (un-doped poly-silicon)材料。接着，如图3所示，利用一掩模125遮蔽漏极连接区112的半导体基底102，并进行一第二导电类型的一第一离子布植(ion implantation)工艺，将掺杂离子植入于半导体基底102的上表面104以及各未掺杂半导体层1 中。于本实施例中，进行完第一离子布植工艺之后，接着移除掩模125，并进行一第一驱入(drive-in)工艺，使植入第一组件区108与第二组件区110的各未掺杂半导体层IM中的掺杂离子得以扩散而分别形成具有第二导电类型的一栅极导电层126与一第一掺杂区128，其中栅极导电层1 是作为沟槽式栅极晶体管组件的栅极。并且，驱入工艺亦使植入于各第一沟槽118的两侧与各第二沟槽120的两侧的半导体基底102中的掺杂离子扩散而形成多个具有第二导电类型的基体掺杂区130， 作为沟槽式栅极晶体管组件的信道(channel)。此外，本实施例的第一导电类型为N型，而第二导电类型为P型，但本发明不限于此，第一导电类型与第二导电类型亦可互换。然后，如图4所示，利用第二道光罩配合微影暨蚀刻工艺于N型半导体基底102的上表面104形成一掩模图案132，例如光阻图案，使掩模图案132覆盖于N型半导体基底102 上。掩模图案132暴露出各P型第一掺杂区128的一部分、位于漏极连接区112的N型半导体基底102的一部分以及第一组件区108的P型基体掺杂区130。接着，进行N型的第二离子布植工艺，将N型的高剂量掺杂离子植入已暴露出的P型基体掺杂区130、各P型第一掺杂区128以及漏极连接区112的N型半导体基底102中。然后，移除掩模图案132之后， 进行第二驱入工艺，以于各P型第一掺杂区128中分别形成一 N型第二掺杂区134以及一 N型第三掺杂区136、于第一组件区108的各P型基体掺杂区130中形成一 N型源极掺杂区 138以及于漏极连接区112的N型半导体基底102中形成一 N型漏极掺杂区140。此外，本发明的N型第二掺杂区134以及N型第三掺杂区136可与N型源极掺杂区138以及N型漏极掺杂区140分开依序形成，以形成不同深度的掺杂区域，例如先遮盖 N型第二掺杂区134以及N型第三掺杂区136，而对N型源极掺杂区138以及N型漏极掺杂区138进行离子布植，然后遮盖N型源极掺杂区138以及N型漏极掺杂区140，再对N型第二掺杂区134以及N型第三掺杂区136进行离子布植，或者，反之亦可。于本实施例中，N型源极掺杂区138、第一绝缘层122、各栅极导电层126、各P型基体掺杂区130、各N型源极掺杂区138以及N型半导体基底102构成一 N型金氧半导体(NMOS)晶体管组件142，作为本发明的沟槽式栅极晶体管组件142。另外，本发明并不限于上述P型的离子布植工艺之后需进行一驱入工艺，亦可将P型的离子布植工艺后的驱入工艺合并于N型的离子布植工艺后的驱入工艺，以同时扩散植入于N型半导体基底102与未掺杂半导体层124中的P型掺杂离子以及植入于P型基体掺杂区130、各P型第一掺杂区128以及漏极连接区112的N型半导体基底102中的N型掺杂离子。值得注意的是，每一组相对应的P型第一掺杂区128、N型第二掺杂区134以及N 型第三掺杂区136分别构成一 NPN结构的双向二极管组件，以作为本优选实施例的一沟槽式静电防护组件IMa、144b、144c，其中每一组相对应的N型第二掺杂区134与N型第三掺杂区136是分别位于各P型第一掺杂区1 上，且各N型第二掺杂区134与N型第三掺杂区136之间具有P型第一掺杂区128。亦即在各沟槽式静电防护组件IMa、144b、IMc中， P型第一掺杂区1 与N型第二掺杂区134构成一具有PN接面的二极管组件，例如齐纳二极管(Zener diode)，而P型第一掺杂区1 与N型第三掺杂区136亦构成另一具有PN 接面的二极管组件，并且由于此两二极管组件的P接面是属同一掺杂区，因此对于本实施例的NMOS晶体管组件142来说，沟槽式静电防护组件IMa、144b、IMc可提供双向不导通的功效。借此，本发明即将沟槽式静电防护组件lMa、144b、lMc串联于沟槽式栅极晶体管组件142的漏极与栅极间，以有效避免漏极与栅极于沟槽式栅极晶体管组件142运作时产生导通而影响沟槽式栅极晶体管组件142的操作。并且，为了保护沟槽式栅极晶体管组件 142的栅极与漏极，串联后的沟槽式静电防护组件lMa、144b、lMc的导通电压与电流需小于沟槽式栅极晶体管组件142的栅极与漏极所能承受的静电电压与静电电流。或者，可根据沟槽式栅极晶体管组件142所欲承受的静电电压与静电电流来决定串联沟槽式静电防护组件的数量。此外，本发明的掩模图案132并不限于覆盖栅极导电层126，掩模图案132亦可暴露出各栅极导电层126，进而利用N型离子布植工艺以及驱入工艺，以将栅极导电层126的 P型导电类型转为N型。因此，可根据所欲导电类型的栅极导电层1 来决定掩模图案132 是否暴露出栅极导电层126。接着，如图5所示，利用一沉积工艺，于N型半导体基底102的上表面104覆盖一第二绝缘层146。第二绝缘层146可为例如硼磷硅玻璃(BPSG)或其它材质的介电层。然后， 利用第三道光罩配合微影暨蚀刻工艺，于第一组件区108的第二绝缘层146中形成多个源极接触洞148与一栅极连接洞150，使各源极接触洞148暴露出各P型基体掺杂区130，并且同时于第二组件区110的第二绝缘层146中形成多个连接接触洞152。接着，利用掩模来进行P型离子布植工艺以及驱入工艺，以选择性地于所暴露出的各P型基体掺杂区130中形成一 P型源极接触掺杂区156。然后，再进行一沉积工艺与一回蚀刻工艺，以于各源极接触洞148中形成一源极接触插塞158，且于栅极连接洞150中形成一栅极接触插塞160，并且同时于各连接接触洞152中形成一接触插塞162。于本实施例中，源极接触插塞158贯穿第二绝缘层146与N型源极掺杂区138，以电性连接于P型源极接触掺杂区156，并且通过各P型源极接触掺杂区156的掺杂浓度高于P型基体掺杂区130的掺杂浓度，可降低N型源极掺杂区138与源极接触插塞158间的电阻值。栅极接触插塞160贯穿第二绝缘层146， 以电性连接于P型栅极导电层126。此外，各接触插塞162贯穿第二绝缘层146，分别电性连接于各N型第二掺杂区134或各N型第三掺杂区136。接着，如图6所示，进行第四道光罩配合微影暨蚀刻工艺，以于漏极连接区112的第二绝缘层146形成一漏极开口 154，而暴露出N型漏极掺杂区140。然后，进行第五道光罩配合微影暨蚀刻工艺，于第二绝缘层146上形成一源极金属层166、一栅极金属层168、二连接电极170a、170b以及一漏极连接电极172。其中，源极金属层166电性连接源极接触插塞158，用以将源极讯号传递至N型源极掺杂区138。而栅极金属层168电性连接栅极接触插塞160，用以将栅极讯号传递至栅极导电层126，并且栅极金属层168另电性连接至一最邻近的接触插塞162，藉以电性连接至沟槽式静电防护组件IMc的N型第三掺杂区136。 漏极连接电极172填入漏极开口 154，以连接至漏极掺杂区140，并且漏极连接电极172电性连接至一最邻近的接触插塞162，以电性连接沟槽式静电防护组件14 的N型第二掺杂区134以及做为NMOS晶体管组件142的漏极的N型半导体基底102。而连接电极170a则电性连接沟槽式静电防护组件14 的N型第三掺杂区136以及沟槽式静电防护组件144b 的N型第二掺杂区134，且连接电极170b电性连接沟槽式静电防护组件144b的N型第三掺杂区136以及沟槽式静电防护组件IMc的N型第二掺杂区134，借此将具有双向静电防护能力的沟槽式静电防护组件lMa、144b、lMc串联于NMOS晶体管组件142的栅极与漏极之间。之后，本发明另于N型半导体基底102的下表面106形成一漏极金属层174，至此即已完成本发明具备漏极电压保护的功率半导体组件100。其中漏极金属层174电性连接 N型半导体基底102，进而电性连接至漏极连接电极172，使串联在一起的沟槽式静电防护组件IMa、144b、IMc的一端可电性连接至NMOS晶体管组件142的漏极。值得注意的是， 由于漏极金属层174形成于N型半导体基底102的下表面106，因此其步骤进行的时间并不限定于此，而可于其它适当的时间点进行，例如于进行N型半导体基底102的上表面104工艺之前或之后进行。由上述可知，本实施例通过于形成NMOS晶体管组件的栅极与源极时，同时形成沟槽式静电防护组件，因此与原本制作沟槽式栅极晶体管组件所使用的光罩数相同，而省掉公知用来定义多晶硅层所额外增加的一道光罩，所以可节省工艺与制作成本。另外，本发明的第一沟槽与第二沟槽并不限具有多个，亦即沟槽式静电防护组件并不限于具有多个，而本发明的半导体基底可具有一第一沟槽以及具有一第二沟槽，亦即于仅有一第二沟槽的情况下，功率半导体组件仅包含一沟槽式静电防护组件，并不需连接电极来加以串联。此外，本发明的连接电极亦不限于二个，可根据所需沟槽式静电防护组件的数量，亦即所需的静电防护能力，来决定形成第二沟槽与连接电极的数量。并且，可根据所需的沟槽式栅极晶体管组件的数量来决定第一沟槽的数量。此外，为了进一步清楚说明本发明的功率半导体组件的结构以及电性连接方式， 请参考图7至图8，且一并参考图6。图7为本发明第一实施例的功率半导体组件的一实施态样的上视示意图。图8为第一实施例的功率半导体组件于图7区域A中的上视示意图。 图6为第一实施例的功率半导体组件沿着图8AA’线的剖面示意图。如图7所示，于本实施态样中，漏极连接电极172围绕栅极金属层168、源极金属层166以及连接电极170a、170b， 且连接电极170a、170b亦围绕栅极金属层168与源极金属层166，而栅极金属层168亦围绕源极金属层166。并且，连接电极170a、170b的圈数可依据不同耐压程度的栅极来决定。 此外，如图6与图8所示，本实施态样的沟槽式半导体组件包含多个沟槽式静电防护组件 lMa、144b、lMc。各沟槽式静电防护组件14 并联于漏极连接电极172与连接电极170a 之间，各沟槽式静电防护组件144b并联于连接电极170a与连接电极170b之间，各沟槽式静电防护组件IMc并联于连接电极170b与栅极金属层168之间。本发明具备漏极电压保护的功率半导体组件的连接电极的配置方式并不限于上述实施态样，请参考图9，且一并参考图8，图9为本发明第一实施例的具备漏极电压保护的功率半导体组件的另一实施态样的上视示意图。如图8与图9所示，本实施态样的连接电极170a、170b是设置于栅极金属层168的一外侧边与漏极连接电极172的一内侧边之间。 并且，于图10的区域A中，本实施态样沟槽式栅极半导体组件的剖面图亦可如图8所示。另外，本发明具备漏极电压保护的功率半导体组件的第二掺杂区与第三掺杂区并不限于位于第一掺杂区上方，请参考图10，图10为本发明第二实施例的具备漏极电压保护的功率半导体组件的剖面示意图。如图10所示，相较于第一实施例，本实施例功率半导体组件200的第二掺杂区134以及第三掺杂区136延伸至第二沟槽120底部，而与位于第二沟槽120底部的第一绝缘层122相接触，并且第一掺杂区1 仅位于第二掺杂区134与第三掺杂区136之间。为了清楚说明本发明具备漏极电压保护的功率半导体组件的电路结构，请参考图 11。图11为本发明具备漏极电压保护的功率半导体组件的电路示意图。如图11所示，本发明的功率半导体组件于沟槽式栅极晶体管组件142的漏极D与栅极G之间电性连接沟槽式静电防护组件144a、144b、144c，由于各沟槽式静电防护组件IMa、144b、IMc包含二双向不导通的齐纳二极管，因此功率半导体组件可具有一定耐压程度的静电防护功能。综上所述，本发明将沟槽式静电防护组件的制作整合于沟槽式栅极晶体管组件的制作过程中，因此不需额外的光罩来定义沟槽式静电防护组件的掺杂区的位置，故有简化工艺与成本低廉的优势。并且，本发明具备漏极电压保护的功率半导体组件包括沟槽式栅极晶体管组件与沟槽式静电防护组件，且沟槽式静电防护组件电性连接于沟槽式栅极晶体管组件的栅极与漏极之间，借此提供优良的静电防护能力。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种制作具备漏极电压保护的功率半导体组件的方法，其特征在于，包含，提供一半导体基底，其具有一第一导电类型，该半导体基底上定义有一漏极连接区、一第一组件区以及一设置于该漏极连接区与该第一组件区间的第二组件区，位于该第一组件区中的该半导体基底中具有一第一沟槽，且位于该第二组件区中的该半导体基底中具有一第二沟槽；于该第一沟槽与该第二沟槽的表面形成一第一绝缘层；于该第一沟槽中形成一栅极导电层以及于该第二沟槽中形成一第一掺杂区，其中该第一掺杂区具有一第二导电类型；于该第一掺杂区中形成一具有该第一导电类型的第二掺杂区与一第三掺杂区，其中该第一掺杂区、该第二掺杂区以及该第三掺杂区构成一沟槽式静电防护组件；覆盖一第二绝缘层于该半导体基底上；以及于该第二绝缘层上形成一源极金属层、一栅极金属层以及一漏极连接电极，其中该第二掺杂区电性连接至该漏极连接电极，且该第三掺杂区电性连接至该栅极金属层，而该栅极金属层电性连接至该栅极导电层。
2.如权利要求1所述的方法，其特征在于，于形成该栅极导电层与该第一掺杂区的步骤中，该方法另包含形成多个具有该第二导电类型的基体掺杂区于该第一沟槽的两侧与该第二沟槽的两侧的该半导体基底中。
3.如权利要求2所述的方法，其特征在于，于形成该第二掺杂区与该第三掺杂区的步骤中，该方法另包含形成具有该第一导电类型的一源极掺杂区于该第一组件区的各该基体掺杂区中以及形成一具有该第一导电类型的漏极掺杂区于该漏极连接区的该半导体基底中。
4.如权利要求3所述的方法，其特征在于，另包含于该第二绝缘层中形成多个源极接触插塞，其中该多个源极接触插塞分别电性连接各该源极掺杂区与该源极金属层。
5.如权利要求4所述的方法，其特征在于，于形成该多个源极接触插塞的步骤与形成该漏极连接电极的步骤之间，该方法另包含于该漏极连接区的该第二绝缘层中形成一漏极开口，使该漏极连接电极填入该漏极开口与该漏极掺杂区相接触。
6.如权利要求1所述的方法，其特征在于，于形成该源极金属层、该栅极金属层以及该漏极连接电极的步骤前，该方法另包含形成二接触插塞于该第二绝缘层中，其中该多个接触插塞的其中之一者电性连接该第二掺杂区与该漏极连接电极，且该多个接触插塞的其中另一者电性连接该第三掺杂区与该栅极金属层。
7.如权利要求1所述的方法，其特征在于，形成该第一掺杂区的步骤包含于该第二沟槽中形成一未掺杂半导体层；以及进行一第一离子布植工艺以及一第一驱入工艺，将该第二沟槽中的该未掺杂半导体层转变为该第一掺杂区。
8.如权利要求1所述的方法，其特征在于，形成该第二掺杂区与该第三掺杂区的步骤包含于半导体基底上覆盖一掩模图案，其中该掩模图案暴露出部分该第一掺杂区；以及进行一第二离子布植工艺以及一第二驱入工艺，将暴露出的部分该第一掺杂区转变为该第二掺杂区与该第三掺杂区。
9.如权利要求1所述的方法，其特征在于，该半导体基底具有一上表面以及一相对的下表面，且该沟槽式静电防护组件形成于该上表面，该方法另包含于该半导体基底的该下表面形成一漏极金属层。
10.如权利要求1所述的方法，其特征在于，该第二组件区另包含另一第二沟槽，且该方法包含于另该第二沟槽中形成另一沟槽式静电防护组件；以及于该半导体基底上形成一连接电极，其中该连接电极以串联方式将该多个沟槽式静电防护组件电性连接于该栅极金属层与该漏极连接电极之间。
11.如权利要求10所述的方法，其特征在于，该连接电极电性连接该沟槽式静电防护组件的该第三掺杂区与另该沟槽式静电防护组件的一第二掺杂区，且另该沟槽式静电防护组件的一第三掺杂区电性连接至该栅极金属层。
12.如权利要求1所述的方法，其特征在于，该第一导电类型为N型，且该第二导电类型为P型。
13.一种具备漏极电压保护的功率半导体组件，其特征在于，包含有，一半导体基底，其具有一第一导电类型，该半导体基底定义有一第一组件区与一第二组件区，该半导体基底的一上表面包含一第一沟槽与一第二沟槽，该第一沟槽位于该第一组件区中，且该第二沟槽位于该第二组件区中；一沟槽式栅极晶体管组件，设置于该第一组件区中，其中该沟槽式栅极晶体管组件包含一第一绝缘层，设置于该第一沟槽的表面；一栅极导电层，设置于该第一沟槽中；一基体掺杂区，其具有一第二导电类型，该基体掺杂区设置于该第一沟槽的一侧的该半导体基底中；以及一源极掺杂区，其具有该第一导电类型，该源极掺杂区设置于该第一组件区的该基体掺杂区中；一源极金属层，设置于该半导体基底的该上表面，且电性连接该源极掺杂区；一栅极金属层，设置于该半导体基底的该上表面，且电性连接该栅极导电层；一漏极金属层，设置于该半导体基底的一下表面；以及一沟槽式静电防护组件，设置于该第二组件区的该第二沟槽中，该沟槽式静电防护组件包含一第一掺杂区、一第二掺杂区以及一第三掺杂区，该第一掺杂区是设置于该第二掺杂区与该第三掺杂区之间，且该第二掺杂区电性连接至该漏极金属层，而该第三掺杂区电性连接至该栅极金属层。
14.如权利要求13所述的功率半导体组件，其特征在于，另包含一漏极连接电极，设置于该半导体基底的该上表面，且该沟槽式静电防护组件通过该漏极连接电极电性连接至该漏极金属层。
15.如权利要求14所述的功率半导体组件，其特征在于，该漏极连接电极围绕该栅极金属层与该源极金属层，且该栅极金属层围绕该源极金属层。
16.如权利要求14所述的功率半导体组件，其特征在于，另包含另一第二沟槽、另一设置于另该第二沟槽中的沟槽式静电防护组件以及一连接电极，该连接电极是设置于该半导体基底的该上表面，其中该多个沟槽式静电防护组件通过该连接电极以串联方式电性连接于该栅极金属层与该漏极连接电极之间。
17.如权利要求16所述的功率半导体组件，其特征在于，该连接电极设置于该漏极连接电极与该栅极金属层之间。
18.如权利要求17所述的功率半导体组件，其特征在于，该漏极连接电极围绕该连接电极，且该连接电极围绕该栅极金属层。
19.如权利要求16所述的功率半导体组件，其特征在于，该连接电极电性连接该沟槽式静电防护组件的第三掺杂区与另该沟槽式静电防护组件的一第二掺杂区，且另该沟槽式静电防护组件的一第三掺杂区电性连接至该栅极金属层。
20.如权利要求14所述的功率半导体组件，其特征在于，另包含一漏极掺杂区，其具有该第一导电类型，该漏极掺杂区设置于该半导体基底的该上表面，且直接接触于该漏极连接电极。
21.如权利要求13所述的功率半导体组件，其特征在于，该第一导电类型为N型，且该第二导电类型为P型。
全文摘要
本发明提供一种具备漏极电压保护的功率半导体组件包含有一半导体基底、一沟槽式栅极晶体管组件以及一沟槽式静电防护组件。半导体基底的上表面具有一第一沟槽与一第二沟槽。沟槽式栅极晶体管组件是设置于第一沟槽与半导体基底中，而沟槽式静电防护组件设置于第二沟槽中，且包含一第一掺杂区、一第二掺杂区以及一第三掺杂区。第二掺杂区与第三掺杂区分别电性连接于沟槽式栅极晶体管组件的漏极与栅极。借此提供优良的静电防护能力。
文档编号H01L21/77GK102299102SQ20101021021
公开日2011年12月28日 申请日期2010年6月22日 优先权日2010年6月22日
发明者叶人豪, 杨国良, 林伟捷, 林家福 申请人:茂达电子股份有限公司