一种半导体器件及其制造方法、电子装置的制造方法
【专利摘要】本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底中形成浅沟槽隔离结构；在半导体衬底上形成包括自下而上层叠的栅极氧化层和栅极材料层的栅极结构；执行第一离子注入，以在栅极材料层中形成第一掺杂离子；执行第二离子注入，以在栅极材料层的位于浅沟槽隔离结构的顶端拐角之上的部分形成与第一掺杂离子的导电类型相反的第二掺杂离子。根据本发明，通过改变器件的栅极材料层中的掺杂杂质分布，可以完全消除器件的双驼峰效应。
【专利说明】
一种半导体器件及其制造方法、电子装置
技术领域
[0001] 本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子 装置。
【背景技术】
[0002] 现有的集成电路生产工艺中有一类属于高压器件制造工艺，这类工艺通常使用较 厚（厚度大于200埃）的热氧化层作为高压器件的栅极氧化层。由于浅沟槽隔离（STI)本 身的结构特性，在STI的顶部拐角上生长的栅极氧化层通常要比在平坦的有源区生长的栅 极氧化层薄得多，一般很难通过工艺调整来改善形成于STI的顶部拐角上的栅极氧化层的 厚度。上述栅极氧化层的厚度的差异与STI的顶部拐角上的边缘效应相叠加，致使高压器 件的栅极电压-漏极电流（VG-ID)曲线表现出双驼峰（hump)现象，如图2中的数据1组成 的曲线所示。这种双驼峰现象表征了高压器件的静态漏电流偏高且阈值电压偏低，因而需 要尽可能消除该现象。由于栅极氧化层的构成材料二氧化硅具有吸硼排磷特性，因此，双驼 峰现象通常发生在使用P阱的高压器件HVNM0S上。
[0003] 因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0004] 针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体 衬底，在所述半导体衬底中形成浅沟槽隔离结构；在所述半导体衬底上形成包括自下而上 层叠的栅极氧化层和栅极材料层的栅极结构；执行第一离子注入，以在所述栅极材料层中 形成第一掺杂离子；执行第二离子注入，以在所述栅极材料层的位于所述浅沟槽隔离结构 的顶端拐角之上的部分形成与所述第一掺杂离子的导电类型相反的第二掺杂离子。
[0005] 在一个示例中，形成所述浅沟槽隔离结构的步骤包括：在所述半导体衬底上依次 沉积衬垫氧化物层和氮化硅层；利用所述氮化硅层作为掩膜进行隔离区光刻，蚀刻出用于 填充隔离材料的沟槽；回蚀刻所述氮化硅层，以露出所述沟槽的顶端拐角部分；沉积隔离 材料填充所述沟槽，以在所述半导体衬底中形成所述浅沟槽隔离结构；通过蚀刻去除剩余 的所述氮化硅层和衬垫氧化物层。
[0006] 在一个示例中，所述沟槽的深度为3000埃-8000埃，通过所述回蚀刻去除的所述 氮化硅层的沿着与所述半导体衬底表面相平行的方向上的厚度为200埃-400埃。
[0007] 在一个示例中，在实施所述沉积之前，还包括在所述沟槽的侧壁和底部形成衬里 氧化层的步骤；在实施所述沉积之后，还包括研磨所述隔离材料以使其顶部平整的步骤。
[0008] 在一个示例中，对于HVNM0S而言，所述第一掺杂离子为N型离子，所述第二掺杂离 子为P型离子。
[0009] 在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
[0010] 在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器 件。
[0011] 根据本发明，通过改变器件的栅极材料层中的掺杂杂质分布，可以完全消除器件 的双驼峰效应。
【附图说明】
[0012] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。
[0013] 附图中：
[0014] 图1A-图1F为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器 件的示意性剖面图；
[0015] 图2为根据本发明示例性实施例的方法制备的半导体器件与根据现有工艺制备 的半导体器件的VG-ID曲线对比图；
[0016] 图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。
【具体实施方式】
[0017] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。
[0018] 为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出 的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术 人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本 发明还可以具有其他实施方式。
[0019] 应当理解的是，当在本说明书中使用术语"包含"和/或"包括"时，其指明存在所 述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整 体、步骤、操作、元件、组件和/或它们的组合。
[0020] 为了改善采用现有工艺制备的高压器件的双驼峰效应，半导体业界通常采用的方 法是提高形成于STI的顶部拐角上的栅极氧化层的厚度，其具体工艺步骤包括：首先，提供 半导体衬底，并在半导体衬底上依次形成衬垫氧化物层和氮化硅层，衬垫氧化物层作为缓 冲层可以释放氮化硅层和半导体衬底之间的应力；接着，对氮化硅层进行退火之后，利用氮 化硅层作为掩膜进行STI蚀刻，以在半导体衬底中蚀刻出用于填充构成STI的隔离材料的 沟槽；接着，回蚀刻氮化硅层，并在所述沟槽的侧壁和底部形成衬里氧化层；接着，沉积隔 离材料层，以填充所述沟槽；接着，研磨隔离材料层205,以形成STI ;最后，蚀刻去除剩余的 氮化硅层和衬垫氧化物层，并依次实施栅极氧化层的热氧化生长和栅极材料层的沉积。上 述工艺过程中，在半导体衬底中蚀刻出用于填充构成STI的隔离材料的沟槽后，通过增加 对氮化硅层的回蚀刻，露出所述沟槽的顶端拐角，这样在所述沟槽的侧壁和底部形成衬里 氧化层（其构成STI的侧墙氧化层）的时候，所述沟槽的顶端拐角会比较圆滑，后续通过热 氧化生长栅极氧化层的时候，形成于STI的顶端拐角处的栅极氧化层的厚度增大，但是增 大的幅度非常有限，因而不能显著改善所述双驼峰效应。此外，由于器件有源区与STI的顶 端拐角的交界处的边缘效应是固有的，形成于STI沟槽里的氧化层（所述衬里氧化层）会 阻挡热氧化工艺所使用的氧气进入STI的顶端拐角处的硅表面，导致在此位置生长的栅极 氧化层的厚度偏薄，进而造成器件的开启电压偏低，从而出现所述VG-ID曲线的双驼峰效 应。
[0021] [示例性实施例]
[0022] 由于所述双驼峰效应通常发生在使用P阱的高压器件HVNM0S，因而在此以HVNM0S 为例对本发明做出具体阐释。
[0023] 参照图1A-图1F，其中示出了根据本发明示例性实施例的方法依次实施的步骤所 分别获得的器件的示意性剖面图。
[0024] 首先，如图1A所示，提供半导体衬底100,半导体衬底100的构成材料可以采用未 掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI)、绝缘体上层叠硅（SS0I)、绝缘体 上层叠锗化硅（S-SiGeOI)、绝缘体上锗化硅（SiGeOI)以及绝缘体上锗（GeOI)等。作为示 例，在本实施例中，半导体衬底1〇〇的构成材料选用单晶硅。
[0025] 接下来，在半导体衬底100上依次沉积衬垫氧化物层101和氮化硅层102,衬垫氧 化物层101作为缓冲层可以释放氮化硅层102和半导体衬底100之间的应力。
[0026] 接着，如图1B所示，在对氮化硅层102进行退火之后，利用氮化硅层102作为掩膜 进行隔离区光刻，蚀刻出用于填充隔离材料的沟槽103。作为示例，沟槽103的深度可以为 3000 埃-8000 埃。
[0027] 接着，如图1C所示，回蚀刻氮化硅层102,以露出沟槽103的顶端拐角部分。作为 示例，通过回蚀刻去除的氮化硅层102的沿着与半导体衬底100表面相平行的方向上的厚 度可以为200埃-400埃。
[0028] 接着，如图1D所示，沉积隔离材料填充沟槽103,以在半导体衬底100中形成浅沟 槽隔离结构104。在实施所述沉积之前，还包括在沟槽103的侧壁和底部形成衬里氧化层的 步骤；在实施所述沉积之后，还包括研磨隔离材料以使其顶部平整的步骤。然后，通过蚀刻 去除剩余的氮化硅层102和衬垫氧化物层101。
[0029] 接下来，在半导体衬底100上形成栅极结构，作为示例，栅极结构包括自下而上层 叠的栅极氧化层l〇5a和栅极材料层105b。栅极氧化层105a包括二氧化娃（Si0 2)层，栅 极材料层l〇5b包括多晶娃层。栅极氧化层105a和栅极材料层105b的形成方法可以采用 本领域技术人员所熟习的任何现有技术，优选化学气相沉积法（CVD)，如低温化学气相沉积 (LTCVD)、低压化学气相沉积（LPCVD)、快热化学气相沉积（RTCVD)、等离子体增强化学气相 沉积（PECVD)。形成栅极结构之前，还包括实施阱区注入，以在半导体衬底100中形成阱区 的步骤，对于HVNM0S而言，形成的阱区为P阱。
[0030] 然后，在栅极结构的两侧且形成紧靠栅极结构的侧壁结构106。作为示例，侧壁结 构106由氧化物、氮化物或者二者的组合构成。形成侧壁结构106的方法为本领域技术人 员所熟习，在此不再赘述。
[0031] 接着，如图1E所示，执行第一离子注入107,以在栅极材料层105b中形成第一掺杂 离子。对于HVNM0S而言，所述第一掺杂离子为N型离子，其包括磷、氮、砷、锑、铋等离子。
[0032] 接着，如图1F所示，在栅极材料层105b上形成图案化的掩膜层108后，执行第二 离子注入109,以在栅极材料层105b的位于浅沟槽隔离结构104的顶端拐角之上的部分形 成与所述第一掺杂离子的导电类型相反的第二掺杂离子。对于HVNM0S而言，所述第二掺杂 离子为P型离子，其包括硼、铝、镓、铟、铊等离子。
[0033] 至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，接下来，去除掩膜 层108后，可以通过后续工艺完成整个半导体器件的制作，包括：在半导体衬底100中形成 源/漏区；在源/漏区的顶部以及栅极材料层l〇5b的顶部形成硅化物；在半导体衬底100 上依次形成接触孔蚀刻停止层和层间绝缘层，并在其中形成底部连通所述硅化物的接触 孔；在接触孔中形成接触塞，并形成底部连通所述接触塞的第一层金属布线；形成覆盖第 一层金属布线的金属间绝缘层，并在其中形成连通第一层金属布线的第二层金属布线；形 成另一金属间绝缘层，并在其中形成连通第二层金属布线的第三层金属布线，依次类推，形 成多层金属布线结构；形成金属焊盘，用于后续实施器件封装时的引线键合。
[0034] 由NM0S的阈值电压公式（1)可知，
[0035]
[0036] 公式中的〇ms表示的是栅极与衬底之间的功函数差，对于HVNM0S而言，P型衬底 与掺杂N型离子的栅极材料层之间的功函数差要小于P型衬底与掺杂P型离子的栅极材料 层之间的功函数，且〇ms通常为负值。因此，通过额外的离子注入来降低所述N型离子的 掺杂浓度或者使其转变为弱P型离子，可以提高HVNM0S的阈值电压。
[0037] 根据本发明，通过改变栅极材料层105b的位于浅沟槽隔离结构104的顶端拐角之 上的部分的掺杂杂质浓度，可以调高该位置的开启电压，在器件的栅极电压上升的过程中， 漏极电流得以延迟上升，从而改善器件的漏电，消除VG-ID曲线的双驼峰效应，如图2中的 数据2组成的曲线所示。
[0038] 参照图3,其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图， 用于简要示出整个制造工艺的流程。
[0039] 在步骤301中，提供半导体衬底，在半导体衬底中形成浅沟槽隔离结构；
[0040] 在步骤302中，在半导体衬底上形成包括自下而上层叠的栅极氧化层和栅极材料 层的栅极结构；
[0041] 在步骤303中，执行第一离子注入，以在栅极材料层中形成第一掺杂离子；
[0042] 在步骤304中，执行第二离子注入，以在栅极材料层的位于浅沟槽隔离结构的顶 端拐角之上的部分形成与第一掺杂离子的导电类型相反的第二掺杂离子。
[0043] 本发明还提供一种电子装置，其包括根据本发明示例性实施例的方法制造的半导 体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、 DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何 包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更 好的性能。
[0044] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的 变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
【主权项】
1. 一种半导体器件的制造方法，包括： 提供半导体衬底，在所述半导体衬底中形成浅沟槽隔离结构； 在所述半导体衬底上形成包括自下而上层叠的栅极氧化层和栅极材料层的栅极结 构； 执行第一离子注入，以在所述栅极材料层中形成第一掺杂离子； 执行第二离子注入，以在所述栅极材料层的位于所述浅沟槽隔离结构的顶端拐角之上 的部分形成与所述第一掺杂离子的导电类型相反的第二掺杂离子。2. 根据权利要求1所述的方法，其特征在于，形成所述浅沟槽隔离结构的步骤包括：在 所述半导体衬底上依次沉积衬垫氧化物层和氮化硅层；利用所述氮化硅层作为掩膜进行隔 离区光刻，蚀刻出用于填充隔离材料的沟槽；回蚀刻所述氮化硅层，以露出所述沟槽的顶端 拐角部分；沉积隔离材料填充所述沟槽，以在所述半导体衬底中形成所述浅沟槽隔离结构； 通过蚀刻去除剩余的所述氮化硅层和衬垫氧化物层。3. 根据权利要求2所述的方法，其特征在于，所述沟槽的深度为3000埃-8000埃，通过 所述回蚀刻去除的所述氮化硅层的沿着与所述半导体衬底表面相平行的方向上的厚度为 200 埃-400 埃。4. 根据权利要求2所述的方法，其特征在于，在实施所述沉积之前，还包括在所述沟槽 的侧壁和底部形成衬里氧化层的步骤；在实施所述沉积之后，还包括研磨所述隔离材料以 使其顶部平整的步骤。5. 根据权利要求1所述的方法，其特征在于，对于HVNMOS而言，所述第一掺杂离子为N 型离子，所述第二掺杂离子为P型离子。6. -种采用权利要求1-5之一所述的方法制造的半导体器件。7. -种电子装置，所述电子装置包括权利要求6所述的半导体器件。
【文档编号】H01L21/265GK105990115SQ201510054233
【公开日】2016年10月5日
【申请日】2015年2月2日
【发明人】李伟, 郝龙, 金炎
【申请人】无锡华润上华半导体有限公司