用于迁移率改进的n-mos的拉伸的源极漏极iii-v族晶体管的制作方法
【专利摘要】公开了一种n?MOS晶体管器件和用于形成这种器件的方法。所述n?MOS晶体管器件包括半导体衬底，所述半导体衬底具有形成在衬底上方的一个或多个替换有源区。所述替换有源区包括第一III?V族半导体材料。栅极结构形成在所述替换有源区上方。源极/漏极(S/D)凹陷形成在与所述栅极结构相邻的所述替换有源区中。替换S/D区形成在S/D凹陷中并且包括第二III?V族半导体材料，所述第二III?V族半导体材料具有比所述第一III?V族半导体材料的晶格常数更小的晶格常数。第二III?V族材料的较小的晶格常数诱发了由所述第一III?V族材料形成的所述沟道上的单轴应变。所述沟道中的所述单轴应变改进了所述n?MOS器件中的载流子迁移率。
【专利说明】
用于迁移率改进的N-MOS的拉伸的源极漏极I I I-V族晶体管
技术领域
[0001] 本发明总体上涉及半导体器件的制造。具体而言，本发明的实施例涉及具有III-V 族替换沟道区和III-V族替换源极/漏极(S/D)区的半导体器件。
【背景技术】
[0002] 晶体管器件的关键设计参数是在给定设计电压下输送的电流。此参数通常被称为 驱动电流或饱和电流（IDsat)。对驱动电流具有影响的一个因素是沟道区的载流子迀移率。 沟道区中的载流子迀移率的增大导致驱动电流的增大。n-MOS和p-MOS晶体管中的载流子分 别是电子和空穴。可以通过将区暴露于单轴拉伸应变来增大n-MOS器件中的沟道区的电子 迀移率。替代地，可以通过在沟道区上施加单轴压缩应变来增大p-MOS器件中的沟道区的空 穴载流子。
【附图说明】
[0003] 图1A示出了根据本发明的实施例的形成在半导体衬底上的n-MOS晶体管的透视 图。
[0004] 图1B-1C示出了根据本发明的实施例的沿着图1A的线1-1的横截面视图。
[0005] 图2A-2B示出了根据本发明的实施例的沿着图1A的线2-2的横截面视图。
[0006] 图3A-3J示出了根据本发明的实施例的工艺流程图。
[0007] 图4A-4B示出了根据本发明的实施例的形成在半导体衬底上的n-MOS晶体管的透 视图。
[0008] 图5A-5B示出了根据本发明的实施例的形成在半导体衬底上的n-M0S晶体管的透 视图。
[0009] 图6示出了根据本发明的实施例的利用n-M0S晶体管器件的计算设备的示意图。
【具体实施方式】
[0010] 在下面的【具体实施方式】中，公开了 M0S晶体管和其形成方法。参照形成了具体实施 方式的一部分附图，并且在附图中通过示例的方式示出了具体实施例，可以通过该具体实 施例来实践本发明。应当理解的是，可以利用其它实施例，并且可以在不脱离本发明的范围 和精神的情况下做出结构上的改变。
[0011] 本发明的实施例针对具有改进的沟道中电子迀移率的III-V族n-M0S器件。通过在 沟道上提供拉伸应变来增大电子迀移率。通过形成替换有源区的晶格常数与替换S/D区的 晶格常数之间的失配来产生拉伸应变。
[0012] 本发明的实施例利用具有牺牲鳍状物的单晶硅衬底。浅沟槽隔离(STI)层设置在 牺牲鳍状物之间。其后，牺牲鳍状物被蚀刻掉。由III-V族半导体材料制成的替换有源区然 后外延生长在先前由牺牲鳍状物占据的间隔中。然后可以对STI层进行深蚀刻以使得替换 有源区的顶部部分从STI平面露出。其后，可以在替换有源区和STI层之上形成栅极结构。然 后将凹陷形成到栅极的两侧上的替换有源区中。第二m-v族半导体材料然后外延生长在 替换有源区的表面之上的凹陷中，以形成替换S/D区。第二II i-v族半导体材料被选择为使 得替换S/D区与替换有源区之间存在晶格失配。两种材料之间的晶格失配在形成在替换有 源区中的沟道中生成拉伸应变，从而增大了电子迀移率。
[0013] 图1A示出了根据本发明的实施例的形成在半导体衬底101上的n-MOS晶体管器件 100的透视图。为了清晰的目的，未示出晶体管器件100的诸如栅极电介质、层间电介质和S/ D接触部等部分。半导体衬底101可以由适合于半导体器件制作的材料构成。在一个实施例 中，半导体衬底101是单晶娃衬底。在一个实施例中，使用体半导体衬底来形成该结构。衬底 101还可以是但不限于锗、硅锗或III-V族化合物半导体材料。在另一个实施例中，使用绝缘 体上娃(SOI)衬底来形成该结构。
[0014] 在半导体衬底101的顶表面上形成浅沟槽隔离（STI)层102 ATI层102可以是二氧 化硅等。利用替换有源区104和替换S/D区106来填充STI层102中的沟槽。替换有源区104是 外延生长在半导体衬底101上的III -V族半导体材料。根据本发明的实施例，替换有源区104 是与半导体衬底101不同的半导体材料。根据实施例，替换有源区104可以是单一化合物层 或渐变的双层。用于单一化合物的适合的III-V族材料的示例可以包括InGaAs化合物或 InSb化合物。根据附加的实施例，替换有源区104可以是多层叠置体。多层叠置体有利于在 维持沟道105中的高的电子迀移率的同时提供不同半导体材料(诸如，硅半导体衬底101与 III-V族半导体替换有源区104)之间的高质量界面。用于低缺陷多层叠置体的适合的III-V 族材料可以包括诸如(GaAs，InP，InGaAs)、（ InP，InGaAs)、（InAlAs，InGaAs)、（ InP，InGaSb， InSb)或(AlSb，InGaSb，InSb)等叠置层。在已经形成替换有源区104之后，通过蚀刻掉替换 有源区的部分来在电极的两侧上的替换有源区中形成凹陷。然后可以在凹进的替换有源区 104中外延生长替换S/D区106。当替换S/D区106在替换有源区104的凹进部分中时，STI层 102将替换S/D区106的生长局限于垂直方向。根据实施例，替换S/D区106可以在STI层102上 方延伸。尽管在图1A中未示出，一旦替换S/D区已经在STI层102的顶表面上方延伸，替换S/D 区106就可以横向生长(如果它们没有受到诸如层间电介质之类的另一材料的局限）。
[0015] 替换S/D区106是外延生长的单晶III-V族半导体材料。在实施例中，为替换S/D区 106选择的III-V族半导体材料具有比替换有源区104的晶格常数更小的晶格常数。附加的 实施例包括用于替换S/D区106的III-V族半导体材料，其具有与替换有源区104相比更小的 晶格常数，并且还具有与替换有源区104相同或类似的晶格类型。根据附加的实施例，为替 换S/D区106选择的III-V族半导体材料具有与替换有源区104相比更小的晶格常数，并且具 有与替换有源区104不同的元素组分。
[0016] 根据实施例，通过增大较小的元素的原子百分比来获得较小的晶格常数。例如，在 实施例中，可以利用第一 InxGanAs半导体材料来形成替换有源区104。然后可以利用第二 InxGai-xAs半导体材料来形成替换S/D区106,相对于替换有源区，第二In xGai-xAs半导体材料 具有较低原子百分比的较大元素（In)和较高原子百分比的较小元素(例如镓(Ga))。通过示 例的方式，可以利用In. 53Ga.47As半导体材料来形成替换有源区104并且可以利用 In.25Ga.75As半导体材料来形成替换S/D区106。在这种实施例中所得到的两个区的晶格常数 之间的失配是2% Aa对In的置换导致替换S/D区106具有与替换有源区104的晶格类型具有 相同的晶体结构的晶格，但替换S/D区106还具有比替换有源区104更小的面内晶格常数。替 换S/D区106的较小间隔的晶格在沟道区105中生成单轴拉伸应变。附加的实施例可以通过 利用由于使用不同的III-V族元素而具有比替换有源区104更小的晶格常数的替换S/D区 106来生成单轴拉伸应变。通过示例的方式而不是限制的方式，替换有源区104可以是InAs， 并且替换S/D区106可以是GaP。
[0017] 沟道105中单轴拉伸应变的量随着替换S/D区106与替换有源区104之间的晶格常 数失配的增大而增大。然而，一旦失配变得太大，在替换S/D区106中形成缺陷并且沟道105 中的应变下降。沟道10 5中的减小的应变导致减小的电子迀移率。如此，替换S/D区106与替 换有源区104之间的晶格失配应当足够在沟道105中产生足以增强迀移率的应变。然而，失 配不应当极端足够以致在替换S/D区106中形成过多的缺陷，其会阻止应变在替换有源区 104中形成。相应地，本发明的实施例可以利用在大约0.5%与大约6%之间的晶格常数失 配。附加的实施例可以利用大约2%的晶格常数失配。如在本文使用的，大约意指所测量的 值在所列出的值的10%内（例如，"大约2%"等同于1.8%-2.2%的范围）。控制替换有源区 104与替换S/D区106之间的晶格失配的能力通过采用有针对性的应变场以有利的方式调节 电载流子的迀移率来改进在其它情况下等同的器件。
[0018] 返回参照图1A，在STI层102和替换有源区104上方形成栅极结构120。栅极结构120 可以是现有技术中公知的任何栅极结构。本发明的实施例包括具有形成在栅极电极122的 顶表面上的栅极帽盖128的栅极结构120。栅极帽盖128可以是金属氧化物材料或其它绝缘 材料(例如，二氧化硅或氮化硅）。根据实施例，栅极结构120可以包括设置在栅极电极122与 替换有源区124之间的栅极电介质124。栅极电介质124可以是诸如二氧化硅或氮氧化硅等 氧化物材料、或诸如Hf〇2或ZrO等任何高k电解质材料。栅极电极122可以是适当掺杂的多晶 硅电极或金属电极。栅极结构120还可以包括沿着侧壁的间隔体126。栅极间隔体126是典型 的电介质间隔体材料，例如二氧化硅、氮化硅或碳化硅。
[0019] 图1B是沿着图1A中示出的线1-1看到的n-MOS晶体管器件100的横截面视图。根据 在图1B中示出的实施例，替换S/D区106在栅极电极122的紧下方延伸。根据实施例，作为V族 原子空位和从金属-有机前体材料无意地引入的碳的结果，替换S/D区106在其刚沉积的 (38-(16口〇8；^6(1)状态中被充分地11型掺杂。根据刚沉积的5/1)区106并非11型掺杂或未被充分 n型掺杂的附加的实施例，替换S/D区106可以被适当掺杂有n型III-V族半导体掺杂剂(例如 Si、Ge、C或Te)。根据实施例，替换S/D区106具有高于1E17每cm 3的电子浓度，或具有优选地 高于1E18每cm3的电子浓度。根据此实施例，由于替换S/D区在栅极电极122之下延伸，因此 没有必要再在位于栅极电极下方的替换有源区中提供n型掺杂剂。如此，图1B中示出的沟道 区105包括替换有源区104的在每一侧上受替换S/D区106约束的宽度。
[0020] 根据在图1C中示出的附加的实施例，替换S/D区106不在栅极电极122的紧下面延 伸。因此，替换有源区104在栅极电极122下方的部分可能需要被掺杂有n型掺杂剂以便产生 位于栅极结构120紧下面的尖端区111。尖端区111在栅极电极122下方延伸源极和漏极。如 此，晶体管器件100的源极和漏极可以包括替换S/D区106和替换有源区104的n型掺杂的部 分。此外，由于尖端区在栅极电极122紧下面将源极和漏极延伸至替换有源区104中，沟道区 105受尖端区111而不是替换S/D区106的局限。根据本发明的附加的实施例，替换S/D区106 在间隔体106紧下面延伸，但不在栅极电极122紧下面延伸。如此，替换有源区104在栅极电 极122下方的部分仍然需要被掺杂有n型掺杂剂以便产生在栅极电极122紧下面延伸的尖端 区 lllo
[0021]图1B和1C还示出了晶体管器件100可以包括低接触电阻半导体层108,例如InAs。 低接触电阻半导体层108是强传导性的，并且可以形成在替换S/D区106的顶表面上，以便改 进电接触部与替换S/D区106之间的电连接的质量。低接触电阻半导体层108可以是多晶或 是具有重度缺陷的微结构的单晶。根据本发明的实施例，低接触电阻半导体层1 〇8具有在大 约10 A与10.0 A之间的厚度。另外，诸如Ni、Ti、Au、Au-Ge等接触电阻降低金属110可以形 成在替换S/D区106的顶表面上或在低接触电阻半导体层108的顶表面上。接触电阻降低金 属110的形成确保至替换S/D区106的电连接是欧姆接触。尽管在图1B和1C中示出了低接触 电阻半导体层108和接触电阻降低金属两者，但是应当认识到的是，根据在本文所描述的本 发明的各个实施例需要所述层中的一个、两者或者不需要所述层。
[0022]本发明的实施例描述了包括三栅极晶体管器件的晶体管器件100。图2A是根据本 发明的实施例的沿着线2-2的图1A中示出的晶体管器件100的横截面视图。图2A示出，替换 有源区104在栅极电极122下方的部分没有凹进STI层102下方。如示出的，栅极结构120与替 换有源区104-致。栅极电介质材料124将栅极电极122与替换有源区104分开。尽管栅极电 极122被示出为跨越多个替换有源区104,但是本发明的实施例还包括形成在单一替换有源 区104之上的栅极电极122。
[0023]在替换实施例中，晶体管器件100可以包括平面n-MOSFET，如在图2B中所示出的。 图2B是根据本发明的替代实施例的沿着图1A的线2-2的横截面视图。为了形成根据本发明 的实施例的平面n-MOSFET器件，可以使替换有源区104的顶表面维持与STI层102的顶表面 大体上共面。另外，可以增大替换有源区104的宽度W。除了这些改变之外，根据本发明的实 施例的平面n-MOSFET器件的结构与剩余的公开内容大体上类似，并且如此，此处将不再重 复。
[0024]本发明的某些实施例可以根据针对图3A-3J描述的工艺来制造。现在参照图3A，示 出了半导体衬底101，将在半导体衬底101上形成n-MOS晶体管器件100。如在图3A中所见，半 导体衬底101被形成有从衬底的表面向上延伸的牺牲鳍状物117和鳍状物115。通过在图3A 中示出的单一鳍状物115,应当指出的是，根据本发明的附加的实施例可以形成多个鳍状物 115。牺牲鳍状物117和鳍状物115可以是大体上矩形的，但是其它实施例不限于此。牺牲鳍 状物117和鳍状物115大体上是彼此类似的，除了牺牲鳍状物117用作要在随后的处理期间 形成的替换有源区104的占位。相应地，应当将牺牲鳍状物117的形状塑造为匹配替换有源 区104的期望的形状。根据本发明的实施例，牺牲鳍状物117和鳍状物115可以是高纵横比的 鳍状物，例如具有10:1或更大的高宽比的鳍状物。根据本发明的实施例，鳍状物115和牺牲 鳍状物117可以具有在大约20nm与130nm之间的高度，并且具有在大约5nm与30nm之间的宽 度。实施例还可以包括大约40nm或更大的间距。如上所讨论的，半导体衬底101可以是单晶 硅衬底、SOI等等。可以利用诸如掩模和蚀刻之类的任何公知的技术来形成牺牲鳍状物117 和鳍状物115。本发明的实施例包括利用本领域公知的湿法或干法蚀刻工艺来形成牺牲鳍 状物117和鳍状物115。尽管鳍状物115被示为是衬底101上最外面的鳍状物，但是应当指出， 鳍状物115可以嵌套在牺牲鳍状物117的组内。
[0025]现在参照图3B，牺牲鳍状物117之间的沟槽已经被填充有STI层102(例如二氧化 硅）。可以利用化学机械抛光工艺、利用牺牲鳍状物117的顶表面来使STI层102平坦化。替代 的实施例可以利用硅的局部氧化(LOCOS)技术等等来形成牺牲鳍状物117和层102 ATI层 102提供可以用于将p型区n型区分开以及提供各个晶体管之间的隔离的隔离层。
[0026]现在参照图3C，已经蚀刻掉牺牲鳍状物117中的三个牺牲鳍状物，以形成大体上矩 形的替换有源区沟槽118。蚀刻工艺可以利用湿法或干法蚀刻技术。如上所述，本发明的实 施例不限于矩形形状的沟道沟槽118,并且可以通过改变牺牲鳍状物117的形状来更改沟道 沟槽118的形状。可以对剩余的鳍状物115进行处理以形成不需要替换有源区104的不同的 晶体管器件，例如硅P-M0S器件。附加的实施例可以利用剩余的鳍状物115作为非平面p-MOS 器件，例如鳍式FET器件或三栅极器件。相应地，衬底101的部分可以具有形成于其上的p-M0S晶体管，但是这些晶体管可能需要单独的图案化和处理。以此方式，p型和n型器件可以 形成在同一衬底上，其中每种类型的器件具有不同的有源区。如从该点向前所描述的，将仅 仅示出其中形成了牺牲鳍状物117的区。
[0027]现在参照图3D，替换有源区104形成在替换有源区沟槽118中。根据本发明的实施 例，替换有源区104是外延生长的。在仍然在沟道沟槽118中时，替换有源区104的生长受STI 层102的侧壁的局限，但是一旦替换有源区104已经生长到STI层102的高度上方时，替换有 源区104的生长可以开始在横向方向上延伸。在形成替换有源区104之后，可以利用诸如化 学机械抛光之类的平坦化工艺、利用STI层102的顶表面来使已经在STI层102上方延伸的部 分平坦化。在实施例中，利用III-V族半导体材料来形成替换有源区104。可以通过使用包括 化学气相沉积（CVD)、超高真空CVD(UHV-CVD)、快速热CVD(RT-CVD)或气态源分子束外延 (GS-MBE)的名义上有选择性的工艺来在沟道沟槽118中形成替换有源区104。选择性外延指 代诸如衬底101之类的结晶表面上的膜成核和沉积的沉积属性，并且导致在诸如STI层102 之类的无定形绝缘体表面上大体上没有沉积。选择性外延允许替换有源区104从在沟道沟 槽118的底部处暴露的衬底101由底向上生长。以此方式的外延生长允许所沉积的替换有源 区104自对准至衬底101的结晶区，并且使诸如STI层102之类的相邻的绝缘体区上的过度生 长（over-growth)的量最小化。
[0028]尽管在图3D中被示为单层，但是应当理解，替换有源区104可以包括单一组分层、 渐变的双层、或有区别的III-V族材料组分的多层叠置体。用于单层实施例的适合的III-V 族材料的示例可以包括InGaAs组分或InSb组分。用于低缺陷、多层叠置体的适合的III-V族 材料可以包括诸如(GaAs，InP，InGaAs)、（InP，InGaAs)、（InAlAs，InGaAs)、（InP，InGaSb， InSb)或(AlSb，InGaSb，InSb)等层组合。根据本发明的实施例，替换有源区104是与半导体 衬底101不同的半导体材料。
[0029] 现在参照图3E，对STI层102进行深蚀刻以允许替换有源区104在STI层102的顶表 面上方延伸。此工艺允许鳍式FET器件的形成。根据附加的实施例，可以替代地制成平面器 件。当期望平面器件时，未使STI层102凹进以便暴露替换有源区104的顶部部分。另外，在包 括平面器件的本发明的实施例中可以增大替换有源区的宽度W。除了缺乏使STI层102凹进 和对替换有源区104的宽度W的改变，平面器件的处理与本文所描述的鳍式FET器件的形成 大体上类似，并且因此在这里将不再重复。
[0030]根据利用多层叠置体的本发明的实施例，将诸如InGaAs层之类的顶层的厚度选择 为等于或大于期望的沟道区105的厚度。根据实施例，替换有源区106的顶层的厚度应当等 于或大于STI层102凹进的量，如图3E中所示。通过示例的方式，当STI层102的凹进是40nm 时，多层叠置体可以包括具有大约60nm的厚度的InGaAs的顶层。根据实施例，替换有源区 106的形成在顶层下方的一个或多个层可以具有小于已经被凹进之后的STI层102的厚度的 组合厚度。通过示例的方式，一个或多个下层(underlayer)可以具有在大约10nm与50nm之 间的组合厚度。
[0031]现在参照图3F，根据现有技术中公知的技术来形成栅极结构120。在STI层102的顶 表面上方并且在替换有源区104的部分上方形成栅极结构120。如由虚线所示的，栅极结构 120与替换有源区104-致。根据实施例，电介质材料和电极材料可以设置在STI层102和替 换有源区104之上。然后可以对层进行图案化和蚀刻，以便形成栅极电介质124和栅极电极 122。栅极电介质124可以是氧化物材料，例如二氧化硅或氮氧化硅或任何高k电介质材料 (例如，Hf0 2或ZrO)。栅极电极122可以是适当掺杂的多晶硅电极。根据替代的实施例，栅极 电极122可以是金属电极。在利用金属栅极电极的实施例中，可以利用替换金属栅极(RMG) 工艺形成栅极电极122。当利用RMG工艺时，在图3F中形成的栅极电介质124和栅极电极122 可以是虚设材料。继高温处理之后，可以去除虚设栅极电介质和虚设栅极电极，并且可以在 其位置中形成栅极电介质124和金属栅极电极122。栅极结构120还可以包括沿着侧壁的电 介质栅极间隔体126。可以利用诸如二氧化硅、氮化硅、或碳化硅等间隔体材料的均厚沉积 来形成栅极间隔体126,并且其后是间隔体蚀刻工艺。栅极帽盖128还可以沉积在栅极电极 122的顶表面之上。
[0032]根据本发明的实施例，在形成间隔体126之前，可以在接近栅极电极122处将n型掺 杂剂注入到替换有源区104中，以便形成图1C中所示的尖端区111。该注入通常被称为尖端 或S/D延伸部注入。当替换S/D凹陷没有底切栅极电极122 (如图1C中所示)时，在此时执行尖 端注入是有利的。根据替代的实施例，可以在已经形成间隔体126之后形成尖端区111。在这 种实施例中，可以通过将n型掺杂剂从在随后的处理期间形成的替换S/D区106向外扩散至 在栅极电极122的紧下面的替换有源区104中来形成尖端区111。
[0033] 现在参照图3G，已经对替换有源区104进行蚀刻以形成替换S/D凹陷119。蚀刻工艺 可以通过干法或湿法蚀刻工艺。本公开内容的实施例控制蚀刻工艺以便在S/D凹陷119的底 部处留下替换有源区104的一部分。根据利用多层替换有源区104的本发明的实施例，蚀刻 工艺可以去除替换有源区104的暴露的顶层的全部或大体上全部。附加的实施例还可以包 括蚀刻掉一个或多个下层的部分。随着S/D凹陷119的深度减小，可以转移到沟道105的应变 的量也减小。然而，当将S/D凹陷较深地形成到替换有源区104中时，衬底101与替换材料之 间的界面的质量将变低。相应地，本领域技术人员可以认识到，可以选择S/D凹陷119的不同 深度以便针对期望的目的而优化给定器件1〇〇。根据实施例，形成S/D凹陷119的蚀刻工艺还 可以在栅极电极122下方延伸以形成底切，如在图1B中示出的。
[0034]现在参照图3H，已经在替换有源区104的剩余部分的顶表面之上形成了替换S/D区 106。根据实施例，替换S/D区106是通过使用诸如CVD、UHV-CVD、RT-CVD或GS-MBE等名义上有 选择性的工艺而形成在S/D凹陷119中的单晶外延层。替换S/D区的外延生长起初受STI层 102的局限，并且因此当在S/D凹陷119中时向上生长。在实施例中，可以将替换S/D区106沉 积至允许其在STI层102的顶表面上方延伸的厚度，如在图3H中示出的。如此，替换S/D区106 可以在间隔体126的侧壁上面延伸。另外，图3H示出，一旦替换S/D区106由于不再受局限而 在STI层102上方延伸，替换S/D区106就开始在横向方向上生长。
[0035] 本发明的附加的实施例包括已经生长在一起的替换S/D区106,如在图3H'中示出 的。当在图3H'中所有三个替换S/D区已经生长在一起时，附加的实施例可以仅仅包括彼此 连接的两个替换S/D区106,或者可以存在彼此连接的多于三个的替换S/D区106。可能期望 使得替换S/D区106生长在一起以便形成跨多个替换有源区104的单一晶体管器件。相应地， 当允许替换S/D区106生长在一起时，可以降低每个替换有源区104之间的距离。这允许减小 替换有源区104之间的间距，由此增大衬底上的晶体管的密度，如在图3H'中示出的。
[0036] 在实施例中，替换S/D区106是外延生长的单晶III-V族半导体材料。为替换S/D区 106选择的III -V族半导体材料具有比替换有源区104的晶格常数更小的晶格常数。在实施 例中，为替换S/D区106选择的III-V族半导体材料具有比替换有源区104的晶格常数更小的 晶格常数。附加的实施例包括用于替换S/D区106的III-V族半导体材料，其具有与替换有源 区104相比更小的晶格常数并且还具有与替换有源区104相同或相似的晶格类型。根据附加 的实施例，为替换S/D区106选择的III-V族半导体材料具有与替换有源区104相比更小的晶 格常数并且具有与替换有源区104不同的元素组分。
[0037] 根据实施例，通过增大较小元素的原子百分比来获得较小的晶格常数。例如，在实 施例中，可以利用第一InxG ai-xAs半导体材料来形成替换有源区104。然后可以利用第二 InxGai- xAs半导体材料来形成替换S/D区106,第二InxGai-xAs半导体材料具有较低原子百分 比的较大元素In的和较高原子百分比的较小元素(诸如，镓(Ga))。通过示例的方式，可以利 用In.53Ga.47As半导体材料来形成替换有源区104并且可以利用In.25Ga.75As半导体材料来形 成替换S/D区106。两个区域的晶格常数之间的所产生的失配在这种实施例中是2% Xa对In 的置换导致替换S/D区106具有与替换有源区104的晶格具有相同的晶体结构的晶格，但其 还具有比替换有源区104更小的面内晶格常数。替换S/D区106的较小间隔的晶格在沟道区 105中生成单轴拉伸应变。附加的实施例可以通过利用由于使用不同的III-V元素而具有比 替换有源区104更小的晶格常数的替换S/D区106来生成单轴拉伸应变。通过示例的方式而 不是限制的方式，替换有源区104可以是InAs，并且替换S/D区106可以是GaP。
[0038] 沟道105中的单轴拉伸应变的量随着替换S/D区106与替换有源区104之间的晶格 常数失配的增大而增大。然而，一旦失配变得太大，在替换S/D区106中形成缺陷并且在沟道 105中应变降低。沟道105中的减小的应变导致减小的电子迀移率。如此，替换S/D区106与替 换有源区104之间的晶格失配应当足以在沟道105中产生足够的应变，以增强迀移率。然而， 失配不应当极端足够以致在替换S/D区106中形成过多的缺陷，这会阻止应变在替换有源区 104中形成。相应地，本发明的实施例可以利用在大约0.5%与大约6%之间的晶格常数失 配。附加的实施例可以利用大约2%的晶格常数失配。控制替换有源区104与替换S/D区106 之间的晶格失配的能力通过采用有针对性的应变场以有利的方式调节电载流子的迀移率 来改进在其它情况下等同的器件。
[0039] 在替换S/D区106未在其刚沉积的状态中被充分地掺杂有n型掺杂剂的实施例中， 替换S/D区106可以被原位掺杂有诸如Si、Ge、C或Te之类的n型掺杂剂，以便具有期望的电子 浓度。根据实施例，替换S/D区106的电子浓度可以大于1E17每cm 3,或优选地大于1E18每cm3。 在S/D凹陷119在栅极电极122下方形成底切(如在图1B中示出的）并且替换S/D区在刚沉积 的状态中不是充分的n型的实施例中，替换S/D区106可以被原位掺杂有n型掺杂剂以便在栅 极电极122下方延伸源极和漏极。替代地，可以在替换S/D区已经被生长之后利用离子注入 工艺来掺杂替换S/D区。然后掺杂剂驱入可以用于使注入的掺杂剂在整个S/D区扩散。根据 没有由S/D凹陷119形成的底切的附加的实施例(如在图1C中示出的）中，或者在底切在间隔 体116之下延伸但不在栅极电极122之下延伸的实施例中，替换S/D区106可以在其形成期间 被原位掺杂。其后，向外扩散工艺可以用于在栅极电极下方将n型掺杂剂从替换S/D区106扩 散至替换有源区104中，以便在栅极电极122下方延伸源极和漏极。
[0040]尽管在图3H和3H'中未示出，但是与在图1B和1C中所示的那些大体上类似的低接 触电阻半导体层108和/或接触电阻降低金属110可以任选地形成在替换S/D区106上方。 [0041]其后，可以根据标准的处理技术来完成n-MOS晶体管器件100,如在图3I-3J中示出 的。在实施例中，诸如二氧化硅之类的层间电介质（ILD)112可以沉积在STI层102和替换S/D 区106的暴露的顶表面之上。ILD 112被描绘为透明的以便清楚地示出晶体管器件100的特 征。可以利用化学机械抛光工艺、利用栅极结构120的顶表面来使ILD 112平坦化。
[0042]根据利用金属栅极并且遵循RMG工艺的实施例，可以在ILD 112已经形成并且利用 栅极帽盖128的顶表面使ILD 112平坦化以便暴露替换有源区之后去除虚设栅极电介质和 虚设栅极电极。然后可以在暴露的替换有源区104之上均厚沉积栅极电介质材料和金属电 极材料。然后可以对层进行深抛光(polish back)以形成栅极电介质124和栅极电极122。栅 极电介质124可以是诸如二氧化硅或氮氧化硅等氧化物材料或诸如Hf0 2或ZrO等任何高k电 介质材料。由于金属栅极电极122是在外延生长工艺之后形成的，其将不经受高温处理。 [0043]接下来，如在图3J中示出的，接触部过孔可以被形成为穿过ILD 112并且被填充有 诸如钨或任何其它适合的电接触部形成材料等导电材料114,以提供至替换S/D区106的电 接触部。尽管接触部过孔和导电材料114被示为在替换有源区104上方直接对准，但是本领 域技术人员将认识到，对准不必是完美的并且接触部可以是延伸至STI层102上的错位 (unlanded)的接触部。此外，尽管导电材料114被示为是与替换有源区104相同的宽度，但是 本领域技术人员将认识到，接触部过孔的宽度可以大于替换有源区104的宽度，以便在接触 部过孔的对准并非完美的情况下改进制成成功的接触部的可能性。
[0044] 根据附加的实施例，还可以利用后接触部（contact-last)工艺来形成n-MOS晶体 管器件100,如在图4A-4B中示出的。在后接触部工艺中，用于形成n-M0S晶体管器件100的初 始处理与针对图3A-3F描述的处理大体上类似，并且因此，此处不再重复描述。在图3F中示 出的处理之后，在使替换有源区104凹进之前，ILD 112设置在STI层102的顶表面、替换有源 区104的暴露部分、以及栅极结构120上方。可以利用化学机械抛光工艺、利用栅极结构120 的顶表面来使ILD 112的顶表面平坦化。在已经形成ILD112之后，可以在替换有源区104上 方形成穿过ILD 112的ILD沟槽129。然后在替换有源区104的接近栅极结构120的顶部部分 中形成S/D凹陷119，如在图4A中示出的。可以利用湿法或干法蚀刻工艺来形成S/D凹陷119。 根据本发明的实施例，ILD沟槽129的宽度大于替换有源区104的宽度，以便在ILD沟槽129未 对准的情况下提供错误的余地。本发明的实施例利用蚀刻化学品，该蚀刻化学品以一种或 多种蚀刻工艺形成ILD沟槽129和S/D凹陷119。单一的蚀刻工艺可以包括使用相对于STI层 102对ILD 112并且对替换有源区104有选择性的蚀刻化学品。替代的实施例可以利用第一 蚀刻化学品来形成ILD沟槽129并且利用第二蚀刻化学品来形成S/D凹陷119。本发明的实施 例包括ILD沟槽129,该ILD沟槽129在S/D凹陷119的两侧上具有STI层102的暴露的顶表面 137。
[0045] 在使得S/D凹陷119提供额外的保护以防止各个晶体管之间的短路之前，进行等待 直到已经形成了 ILD 112之后。如以上所指出的，一旦外延生长的替换S/D区106在STI层上 方生长，替换S/D区106也开始横向生长。被形成为穿过ILD 112的ILD沟槽129的附加的高度 局限了替换S/D区106的横向生长，并且一旦所沉积的材料已经形成在STI层102的顶表面上 方就阻止替换S/D区106生长在一起。相应地，替换S/D区106的生长到STI层102上方的侧壁 141大体上是垂直的，如可以在图4B中看到的。本发明的实施例包括将形成在ILD沟槽129中 的金属接触部抛光到与ILD 112的顶表面共面。此外，由于由ILD 112所提供的局限，替换S/ D区106的侧壁与接触金属114的侧壁对准。由于替换S/D区106的生长受ILD 112的局限并且 因此阻止了替换S/D区106-起短路，针对图4A-4B所描述的后接触部工艺的使用提供了允 许高密度晶体管的额外的优势。
[0046] 根据附加的实施例，如在图5A-5B中描绘的n-MOS晶体管器件200中示出的，可以有 意地将替换S/D区106-起短路。在图5A中，通过蚀刻穿过已经形成在STI 102和非凹进的替 换有源区104上方的ILD 112来跨两个或更多替换S/D区形成块状ILD沟槽139。还可以对替 换有源区104的顶部部分进行深蚀刻以形成S/D凹陷119。本发明的实施例利用蚀刻化学品， 该蚀刻化学品在一个或多个蚀刻工艺中形成块状ILD沟槽139和S/D凹陷119。单一蚀刻工艺 可以包括使用相对于STI层102对ILD 112并且对替换有源区104有选择性的蚀刻化学品。替 代的实施例可以利用第一蚀刻化学品来形成块状ILD沟槽139并且利用第二蚀刻化学品来 形成S/D凹陷119。尽管块状ILD沟槽139被描绘为跨替换有源区104中的两个替换有源区而 形成，但是应当理解的是，块状ILD沟槽139可以根据需要跨尽可能多的替换有源区104而形 成。在图5的最左部上形成的ILD沟槽129和替换S/D凹陷119可以以与针对图4A和4B所描述 的方式大体上类似的方式来形成，并且如此在此处将不再重复。
[0047] 如在图5B中所示出的，在形成块状ILD沟槽139和替换S/D凹陷119之后，可以形成 块状替换S/D区107。根据实施例，块状替换S/D区107外延生长在处于块状ILD沟槽139中的 S/D凹陷119的底部处的两个或更多暴露的替换有源区104之上。如针对图3H和3H'所描述 的，一旦外延生长的材料在STI层102的顶表面上方延伸，其生长不再被局限于垂直方向。相 应地，外延生长的替换S/D区开始跨将替换有源区104分开的暴露的STI层102的顶表面137 而朝着彼此横向生长。未被局限的替换S/D区最终生长在一起并且在两个替换有源区之间 产生短路，并且形成替换S/D块107。替换S/D块107在远离其中制成了替换S/D区之间的连接 的点的方向上的横向生长受到块状ILD沟槽139的侧壁的局限。相应地，块状替换S/D区107 的生长到STI层102上方的侧壁142是大体上垂直的，如可以在图5B中看到的。此外，由于由 ILD 112提供的局限，块状替换S/D区107的侧壁与接触金属114的侧壁对准。由于块状ILD沟 槽139的侧壁局限了块状替换S/D区107的横向生长，相比于图3H和3H'中示出的未受局限的 生长，可以更精确地控制多个替换S/D区106的短路。作为示例，在ILD沟槽129中形成的替换 S/D区106与替换S/D块107隔离，并且替换S/D区106保持独立可控的。除了两个或更多替换 S/D区106的连接，替换S/D块107与以上描述的替换S/D区106大体上类似，并且因此在此处 将不再重复。
[0048]图5A和5B中的块状ILD沟槽139跨两个替换有源区104而形成，然而，不限制其它实 施例。根据附加的实施例，块状ILD沟槽139可以跨越三个或更多替换有源区104。另外，两个 或更多晶体管的源极可以耦合在一起，而其各自的漏极保持彼此独立。
[0049] 尽管以上已经描述了n-MOS器件，但是本领域技术人员将认识到，可以以类似的方 式形成P-M0S器件。根据本发明的实施例，可以使用类似的工艺但使用具有相反导电类型的 材料来制作P-M0S器件。通过示例的方式，替换有源区104可以被掺杂有n型掺杂剂，并且替 换S/D区可以被惨杂有p型惨杂剂。在利用尖纟而区111的实施例中，也可以利用p型惨杂剂来 形成尖端区。此外，在载流子是空穴的P型器件中，并且如此，需要压缩应变来增大空穴的迀 移率。如此，包括P型器件的本发明的实施例需要替换S/D区106的晶格常数大于替换有源区 的晶格常数。根据本发明的实施例，可以通过增大组分中较大元素的原子百分比或通过使 用具有不同原子元素的材料来获得替换S/D区106的晶格常数的增大。
[0050] 图6示出了根据本发明的一种实施方式的计算设备600。计算设备600容纳板602。 板602可以包括若干部件，这些部件包括但不限于处理器604和至少一个通信芯片606。处理 器604物理和电耦合至板602。在一些实施方式中，至少一个通信芯片606也物理和电耦合至 板602。在其它实施方式中，通信芯片606是处理器604的一部分。
[0051]根据其应用，计算设备600可以包括可以或可以不物理和电耦合至板602的其它部 件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，R0M)、 闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示 器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设 备、指南针、加速度计、陀螺仪、扬声器、照相机和大容量存储设备（例如硬盘驱动器、光盘 (CD)、数字多功能盘(DVD)等）。
[0052]通信芯片606实现了用于往返于计算设备600的数据传输的无线通信。术语"无线" 及其派生词可以用于描述可以通过使用经调制的电磁辐射经由非固态介质传送数据的电 路、设备、系统、方法、技术、通信信道等。该术语不暗示相关联的设备不包含任何导线，尽管 在一些实施例中它们可能不包含任何导线。通信芯片606可以实施若干无线标准或协议中 的任一种，包括但不限于Wi-Fi (IEEE 802.11族）、WiMAX( IEEE 802.16族）、IEEE802.20、长 期演进（LTE )、Ev-D0、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍 生物、以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算设备600可以包括多个通 信芯片606。例如，第一通信芯片606可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，并 且第二通信芯片606可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、 LTE、Ev-D0 等。
[0053]计算设备600的处理器604包括封装在处理器604内的集成电路管芯。在本发明的 一些实施方式中，处理器的集成电路管芯包括一个或多个器件，例如根据本发明的实施方 式构建的具有III-V族替换沟道区和III-V族替换S/D区的M0S晶体管。术语"处理器"可以指 处理来自寄存器和/或存储器的电子数据以将该电子数据转换为可以存储于寄存器和/或 存储器中的其它电子数据的任何设备或设备的一部分。
[0054]通信芯片606还包括封装在通信芯片606内的集成电路管芯。根据本发明的另一个 实施方式，通信芯片的集成电路管芯包括一个或多个器件，例如根据本发明的实施方式构 建的M0SFET晶体管。
[0055]在其它实施方式中，计算设备600内容纳的另一个部件可以包含集成电路管芯，该 集成电路管芯包括一个或多个器件，例如根据本发明的实施方式构建的M0SFET晶体管。 [0056]在各种实施方式中，计算设备600可以是膝上型计算机、上网本、笔记本、超级本、 智能电话、平板计算机、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、 打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视 频录像机。在其它实施方式中，计算设备600可以是处理数据的任何其它电子设备。
[0057]本发明的附加的实施例包括一种半导体器件，其包括:半导体衬底;一个或多个替 换有源区，所述一个或多个替换有源区设置在半导体衬底的顶表面之上，其中，替换有源区 是第一III-V族半导体材料;栅极结构，所述栅极结构形成在一个或多个替换有源区上方； 源极/漏极(S/D)凹陷，所述源极/漏极(S/D)凹陷位于替换有源区中；以及替换S/D区，所述 替换S/D区形成在S/D凹陷中，其中，替换S/D区包括第二III-V族半导体材料，所述第二III-V族半导体材料具有比所述第一 III-V族半导体材料的晶格常数小的晶格常数。本发明的附 加的实施例还包括半导体器件，其中，替换S/D区还包括低接触电阻半导体层，其中，低接触 电阻半导体层是单晶或多晶材料。本发明的附加的实施例还包括半导体器件，其中，第一 III-V族半导体材料的晶格常数与第二III-V半导体材料的晶格常数之间的失配在0.5%与 6%之间。本发明的附加的实施例还包括半导体器件，其中，替换有源区还包括一个或多个 附加的III-V族半导体层，其中，第一III-V族半导体材料和一个或多个附加的III-V族半导 体层包括以下层布置中的一个：（GaAs，InP，InGaAs)、（ InP，InGaAs)、（AlSb，InGaAs)、 (InAlAs，InGaAs)、（ InP，InGaSb，InSb)或(AlSb，InGaSb，InSb)。本发明的附加的实施例还 包括半导体器件，其中，所述半导体器件还包括形成在相邻的替换有源区之间的浅沟槽隔 离(STI)层。本发明的附加的实施例还包括半导体器件，其中，替换S/D区的部分在STI层的 顶表面上方延伸。本发明的附加的实施例还包括半导体器件，其中，两个或更多替换S/D区 具有在STI层上方延伸的部分，所述部分彼此接触以形成块状替换S/D区。本发明的附加的 实施例还包括半导体器件，其中，块状替换S/D区的侧壁受设置在STI层上方的层间电介质 (ILD)的局限。本发明的附加的实施例还包括半导体器件，其中，块状替换S/D区的在STI层 上方延伸的部分的侧壁大体上是垂直的。本发明的附加的实施例还包括半导体器件，其中， 替换S/D区的在STI层上方延伸的部分受设置在STI层上方的ILD的局限。本发明的附加的实 施例还包括半导体器件，其中，替换S/D区的在STI层上方延伸的部分的侧壁大体上是垂直 的。本发明的附加的实施例还包括半导体器件，其中，S/D凹陷在栅极结构之下延伸。
[0058]本发明的附加的实施例包括一种用于形成半导体器件的方法，包括:提供具有一 个或多个牺牲鳍状物的半导体衬底;在牺牲鳍状物之间设置浅沟槽隔离(STI)层;蚀刻掉一 个或多个牺牲鳍状物以在STI层之间形成一个或多个沟槽;在一个或多个沟槽中设置第一 III-V族半导体材料，以形成一个或多个替换有源区；在STI层的表面之上和替换有源区的 部分之上形成栅极结构;将S/D凹陷形成至替换有源区的与栅极结构相邻的部分中；以及在 S/D凹陷中设置第二III-V族半导体材料，以形成替换S/D区，其中，第二III-V族半导体材料 具有比第一 III-V族半导体材料更小的晶格常数。本发明的附加的实施例还包括一种方法， 其中，第一III-V半导体材料的晶格常数与第二III-V半导体材料的晶格常数之间的失配在 0.5%与6%之间。本发明的附加的实施例还包括一种方法，其中，在一个或多个沟槽中设置 第一 III-V族半导体材料还包括在一个或多个沟槽中设置第一 III-V族半导体叠置体，其 中，第一III-V族半导体叠置体包括(GaAs，InP，InGaAs)、（ InP，InGaAs)、（AlSb，InGaAs)、 (InAlAs，InGaAs)、（InP，InGaSb，InSb)或(AlSb，InGaSb，InSb)中的任一个的层布置。本发 明的附加的实施例还包括一种方法，其中，替换S/D区的部分在STI层上方延伸。本发明的附 加的实施例还包括一种方法，其中，替换S/D区中的两个或更多个的在STI层上方延伸的部 分彼此接触。本发明的附加的实施例还包括一种方法，所述方法还包括在STI层、替换有源 区和栅极结构之上设置层间电介质（ILD)，以及在形成S/D凹陷之前在一个或多个替换有源 区上方形成穿过ILD的ILD沟槽。本发明的附加的实施例还包括一种方法，其中，替换S/D区 的侧壁受ILD沟槽的局限并且大体上是垂直的。本发明的附加的实施例还包括一种方法，其 中，S/D凹陷在栅极结构下方延伸。本发明的附加的实施例还包括一种方法，所述方法还包 括在于STI层的表面之上和替换有源区的部分之上形成栅极结构之前使STI层凹进，以暴露 替换有源区的上部部分。本发明的附加的实施例还包括一种方法，其中，替换S/D区还包括 低接触电阻半导体层，其中，低接触电阻半导体层是单晶或多晶材料。
[0059] 本发明的附加的实施例包括一种用于形成半导体器件的方法，所述方法包括:在 衬底上方设置STI层;将一个或多个沟槽形成至STI层中；在一个或多个沟槽中设置第一半 导体材料，以形成一个或多个替换有源区；在STI层的表面上方和替换有源区的部分之上形 成栅极结构;在STI层、替换有源区和栅极结构之上设置层间电介质（ILD);在一个或多个替 换有源区上方形成穿过ILD的ILD沟槽;将S/D凹陷形成至替换有源区的与栅极结构相邻的 部分中；以及在S/D凹陷中设置第二半导体材料，以形成替换S/D区，其中，S/D区的侧壁受 ILD沟槽的局限并且大体上是垂直的。本发明的附加的实施例还包括一种方法，其中，第一 III-V半导体材料的晶格常数与第二III-V半导体材料的晶格常数之间的失配在0.5%与 6%之间。本发明的附加的实施例还包括一种方法，其中，在一个或多个沟槽中设置第一半 导体材料还包括在一个或多个沟槽中设置第一III-V族半导体叠置体，其中，第一III-V族 半导体叠置体包括(GaAs，InP，InGaAs)、（InP，InGaAs)、(AlSb，InGaAs)、（InAlAs，InGaAs)、 (InP，InGaSb，InSb)或(AlSb，InGaSb，InSb)中的任一个的层布置。
[0060] 遍及本公开内容对"一个实施例"或"实施例"的提及意指结合实施例所描述的特 定特征、结构、或特性可以包括在本发明的至少一个实施例中。遍及本公开内容的各个地方 出现的短语"在一个实施例中"、"在实施例中"不必全指代相同的实施例。此外，特定特征、 结构、或特性可以以任何适合的方式组合在一个或多个实施例中。
[0061] 在前述【具体实施方式】中，为了精简本公开内容，将各个特征组合在单个实施例中。 本公开内容的此方法不被解释为反映本发明的所要求保护的实施例需要比在每个权利要 求中明确叙述的更多的特征的意图。相反，如下面的权利要求所反映的，创造性主题存在于 少于单个所公开的实施例的全部特征。从而，下面的权利要求由此并入【具体实施方式】中，其 中每一项权利要求自身作为单独实施例。
[0062] 对于本领域技术人员将容易理解的是，已经进行描述和示出以便解释本发明的性 质的细节、材料以及部件的布置和方法阶段可以做出各种其它变化而不脱离所附权利要求 中所表述的本发明的原理和范围。
【主权项】
1. 一种半导体器件，包括： 半导体衬底； 一个或多个替换有源区，所述一个或多个替换有源区设置在所述半导体衬底的顶表面 之上，其中，所述替换有源区是第一 III-V族半导体材料； 栅极结构，所述栅极结构形成在一个或多个替换有源区上方； 源极/漏极(S/D)凹陷，所述源极/漏极(S/D)凹陷位于所述替换有源区中；以及 替换S/D区，所述替换S/D区形成在所述S/D凹陷中，其中，所述替换S/D区包括第二III-V族半导体材料，所述第二III-V族半导体材料具有比所述第一 III-V族半导体材料的晶格 常数更小的晶格常数。2. 根据权利要求1所述的半导体器件，其中，所述替换S/D区还包括低接触电阻半导体 层，其中，所述低接触电阻半导体层是单晶或多晶材料。3. 根据权利要求1所述的半导体器件，其中，所述第一III-V族半导体材料的晶格常数 与所述第二III-V族半导体材料的晶格常数之间的失配在0.5%与6%之间。4. 根据权利要求1所述的半导体器件，其中，所述替换有源区还包括一个或多个附加的 III-V族半导体层，其中，所述第一III-V族半导体材料和所述一个或多个附加的III-V族半 导体层包括以下层布置中的一个：（GaAs，InP，InGaAs)、（ InP，InGaAs)、（AlSb，InGaAs)、 (InAlAs，InGaAs)、（InP，InGaSb，InSb)或（AlSb，InGaSb，InSb)。5. 根据权利要求1所述的半导体器件，还包括形成在相邻的替换有源区之间的浅沟槽 隔离(STI)层。6. 根据权利要求5所述的半导体器件，其中，所述替换S/D区的部分在所述STI层的顶表 面上方延伸。7. 根据权利要求6所述的半导体器件，其中，两个或更多替换S/D区具有在所述STI层上 方延伸的部分，所述部分彼此接触以形成块状替换S/D区。8. 根据权利要求7所述的半导体器件，其中，所述块状替换S/D区的侧壁受设置在所述 STI层上方的层间电介质（ILD)的局限。9. 根据权利要求8所述的半导体器件，其中，在所述STI层上方延伸的所述块状替换S/D 区的所述部分的所述侧壁是大体上垂直的。10. 根据权利要求6所述的半导体器件，其中，所述替换S/D区的在所述STI层上方延伸 的所述部分受设置在所述STI层上方的ILD的局限。11. 根据权利要求10所述的半导体器件，其中，所述替换S/D区的在所述STI层上方延伸 的所述部分的侧壁是大体上垂直的。12. 根据权利要求1所述的半导体器件，其中，所述S/D凹陷在所述栅极结构之下延伸。13. -种用于形成半导体器件的方法，包括： 提供具有一个或多个牺牲鳍状物的半导体衬底； 在所述牺牲鳍状物之间设置浅沟槽隔离(STI)层； 蚀刻掉所述一个或多个牺牲鳍状物以在所述STI层之间形成一个或多个沟槽； 在所述一个或多个沟槽中设置第一 III-V族半导体材料，以形成一个或多个替换有源 区； 在所述STI层的表面之上和所述替换有源区的部分之上形成栅极结构； 将S/D凹陷形成至所述替换有源区的与所述栅极结构相邻的部分中；以及 在所述S/D凹陷中设置第二III-V族半导体材料，以形成替换S/D区，其中，所述第二 III-V族半导体材料具有比所述第一 III-V族半导体材料更小的晶格常数。14. 根据权利要求13所述的方法，其中，所述第一III-V族半导体材料的晶格常数与所 述第二III-V族半导体材料的晶格常数之间的失配在0.5 %与6 %之间。15. 根据权利要求13所述的方法，其中，在所述一个或多个沟槽中设置所述第一III-V 族半导体材料还包括在所述一个或多个沟槽中设置第一III-V族半导体叠置体，其中，所述 第一III-V族半导体叠置体包括(GaAs，InP，InGaAs)、（InP，InGaAs)、（AlSb，InGaAs)、 (InAlAs，InGaAs)、（ InP，InGaSb，InSb)或(AlSb，InGaSb，InSb)中的任一个的层布置。16. 根据权利要求13所述的方法，其中，所述替换S/D区的部分在所述STI层上方延伸。17. 根据权利要求16所述的方法，其中，所述替换S/D区中的两个或更多替换S/D区的在 所述STI层上方延伸的部分彼此接触。18. 根据权利要求13所述的方法，还包括在所述STI层、所述替换有源区和所述栅极结 构之上设置层间电介质（ILD)，以及在形成所述S/D凹陷之前在一个或多个替换有源区上方 形成穿过所述ILD的ILD沟槽。19. 根据权利要求18所述的方法，其中，所述替换S/D区的侧壁受所述ILD沟槽的局限并 且是大体上垂直的。20. 根据权利要求13所述的方法，其中，所述S/D凹陷在所述栅极结构下方延伸。21. 根据权利要求13所述的方法，还包括:在将所述栅极结构形成在所述STI层的所述 表面之上和所述替换有源区的部分之上之前，使所述STI层凹陷，以暴露所述替换有源区的 上部部分。22. 根据权利要求13所述的方法，其中，所述替换S/D区还包括低接触电阻半导体层，其 中，所述低接触电阻半导体层是单晶或多晶材料。23. -种用于形成半导体器件的方法，包括： 在衬底上方设置STI层； 将一个或多个沟槽形成至所述STI层中； 在所述一个或多个沟槽中设置第一半导体材料，以形成一个或多个替换有源区； 在所述STI层的表面上方和所述替换有源区的部分之上形成栅极结构； 在所述STI层、所述替换有源区和所述栅极结构之上设置层间电介质（ILD); 在一个或多个替换有源区上方形成穿过所述ILD的ILD沟槽； 将S/D凹陷形成至所述替换有源区的与所述栅极结构相邻的部分中；以及 在所述S/D凹陷中设置第二半导体材料，以形成替换S/D区，其中，所述S/D区的侧壁受 所述ILD沟槽的局限并且是大体上垂直的。24. 根据权利要求23所述的方法，其中，所述第一III-V族半导体材料的晶格常数与所 述第二III-V族半导体材料的晶格常数之间的失配在0.5 %至6 %之间。25. 根据权利要求23所述的方法，其中，在所述一个或多个沟槽中设置第一半导体材料 还包括在所述一个或多个沟槽中设置第一III-V族半导体叠置体，其中，所述第一III-V族 半导体叠置体包括(GaAs，InP，InGaAs)、（InP，InGaAs)、(AlSb，InGaAs)、（InAlAs，InGaAs)、 (InP，InGaSb，InSb)或(AlSb，InGaSb，InSb)中的任一个的层布置。
【文档编号】H01L29/78GK105960710SQ201380081116
【公开日】2016年9月21日
【申请日】2013年12月23日
【发明人】G·A·格拉斯, A·S·默西, C·S·莫哈帕特拉
【申请人】英特尔公司