专利名称：具有改进的源极和漏极的半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法。本发明特别涉及一种 具有改进的源极和漏极的半导体器件及其制造方法。
背景技术：
随着LSI (大规模集成电路)的日益高度集成，控制CMOS (补 偿金属氧化物半导体)的源极/漏极扩散层的杂质分布对于晶体管特 性是非常重要的。特别地，小型化晶体管必须浅浅地形成源/漏极延 伸层以抑制短沟道效应。同时，必须实现源极/漏极扩散层电阻的降 低以防止驱动电流的降低。
公知碳(C)离子注入作为抑制p型FET (场效应晶体管)延伸层 中的杂质扩散的方法很有效。图1A至1D是示出在根据现有技术的制 造半导体器件的方法中抑制延伸层中的杂质扩散的方法的截面图。
首先，如图1A中所示，多晶硅栅极102通过由氧化硅制成的栅极 绝缘膜103被提供在相邻隔离部分110之间的半导体表面区域上，相 邻隔离部分110被提供给n型硅衬底(或阱)101。接下来，如图1B 中所示，使用栅极102作为掩模，通过注入含有碳(C)的离子和含有 硼(B)的离子，来形成延伸层104。硼(B)被用于p型杂质。碳(C) (抑制剂元素)具有抑制硼(B)扩散的效果。硅(Si)和锗(Ge)可 预先注入到形成延伸层104的区域中，以非晶化该区域。
随后，如图1C中所示，其中叠置了氧化硅膜-氮化硅膜-氧化硅膜 (SiOx-SiNx-SiOx)的侧壁105形成于栅极102和栅极绝缘膜103的两 侧上。之后，通过使用栅极102和侧壁105作为掩模，将含用于p型杂质的硼(B)的离子注入到延伸层104中比延伸层104更深，来形成 源极/漏极层106。之后，通过热处理激活延伸层104和源极/漏极层 106的杂质(掺杂剂)。之后，如图1D中所示，在热处理之后在整个 表面上形成镍(Ni)膜，并分别在源极/漏极层106和栅极102的上 部形成硅化镍(NiSi)层108和107。之后去除不必要的金属膜。镍(Ni) 具有形成浅硅化物层的效果。以这种方式，形成半导体器件(p型FET (例如p型MOS晶体管))。
作为现有技术，日本特开专利申请JP-P2005-136351A (对应于美 国专利申请号10 / 800， 749)公开了一种半导体器件及制造该半导体 器件的方法。该半导体器件包括栅极、第一杂质扩散区、第三杂质扩 散区以及第二杂质扩散区。该栅极经由绝缘膜形成于半导体区上。第 一杂质扩散区与栅极对准地形成于半导体区的表面层中。第三杂质扩 散区与栅极分离地形成于表面层中。第二杂质扩散区形成于表面层中， 经由第三杂质扩散区与栅极分离，并通过第三杂质扩散区与第一杂质 扩散区隔离。第三杂质扩散区特征在于，含有扩散抑制剂元素，其抑 制在第二杂质扩散区中的杂质的扩散。当第一和第二杂质扩散区中的 杂质是p型杂质时，扩散抑制剂元素可以是选自锗(Ge)、氮(N)、 氟(F)、碳(C)和铟(In)中的至少一种。
本发明的发明人现在已经发现关于如1A至1D中示出的现有技术 的以下内容。碳以高浓度存在于形成硅化镍层108的硅衬底表面附近。 认为，在使用镍进行硅化时，该碳具有激励镍扩散的效果。为此，即 使自硅衬底101的表面浅浅地(薄的膜厚度)形成硅化镍层108，在一 些情况下，由于碳的作用，镍深深地扩散以部分地形成深延伸的硅化 物层109。深延伸的硅化物层109的尖端达到源/漏极层106和硅衬底 101之间的边界附近甚至在一些情况下超出该边界。因此，增加了结泄 漏，事实上这已经通过发明人的实验得到证实。
对于作为p型MOS晶体管的小型化p型FET，希望提供一种技术，该技术能够在不增加结泄漏的情况下，通过在源/漏极层上形成硅化 物层来降低源/漏极层的电阻，同时保持浅延伸层以抑制短沟道效应。
发明内容
本发明的目的是解决上述问题中的一个或多个，或者至少部分改 善这些问题。在一个实施例中，半导体器件包括栅极，配置为经由 栅极绝缘膜形成于n型半导体衬底和n型中的一种上；延伸层，配置 为p型半导体并形成于在栅极两侧上形成的侧壁之下；源漏极层，配 置为p型半导体并形成为与延伸层的外部接触；以及硅化物层，配置为形成在源漏极层的表面区域上，其中，延伸层包括抑制延伸层中的p 型杂质扩散的抑制剂元素，并且硅化物层基本上不包括抑制剂元素。
在另一实施例中，制造半导体器件的方法，包括使用经由栅极 绝缘膜在n型半导体衬底和n型中的一种上形成的栅极作为掩模，通 过注入含有抑制p型杂质扩散的抑制剂元素的离子和含有p型杂质的 离子，来形成延伸层；使用在栅极两侧上形成的侧壁作为掩模，通过 将含有p型杂质的离子注入到延伸层中比延伸层深，来形成源漏极层； 使用栅极和侧壁作为掩模去除源漏极层的上部部分；以及在其中去除 了上部部分的区域中形成硅化物层。
在本发明中，p型延伸层包括抑制剂元素，其抑制p型杂质扩散。 由于抑制剂元素的影响，可以浅浅地形成延伸层。因此，可以抑制短 沟道效应。此外，硅化物层基本上不包括抑制剂元素。因此，不会发 生抑制剂元素激励硅化物层中的金属扩散的情况。因此，可以浅浅地 形成硅化物层。因此，能够通过在源漏极层上形成硅化物层来降低源 漏极层的电阻。这种情况下，浅浅地形成硅化物层可以将硅化物层的 底部表面与源漏极层和半导体衬底之间的界面分开。结果，能降低结 泄漏。
结合附图，根据某些优选实施例的以下描述，本发明的上述和其 他目的、优点和特征将更加明显，附图中
图1A至1D是示出在根据现有技术的制造半导体器件的方法中抑 制延伸层中杂质扩散的方法的截面图2是示出根据本发明的半导体器件的第一实施例的结构的截面
图3A至3C是示出根据本发明的制造半导体器件的方法的第一实 施例的流程的截面图4A至4C是示出根据本发明的制造半导体器件的方法的第一实 施例的流程的截面图5是示出图2中的半导体器件中的延伸层杂质浓度分布的实例
的图6是示出图2中的半导体器件中硅化物层和源/漏极层的杂质 浓度分布的实例的图。
具体实施例方式
现在，在此参考示意性实施例来描述本发明。本领域技术人员将 意识到，使用本发明的教导可完成很多替换实施例，且本发明不限于 为了说明目的而示出的实施例。
以下将参考附图解释根据本发明的半导体器件和半导体器件制造 方法的实施例。
图2是示出根据本发明的半导体器件的第一实施例的结构的截面 图。半导体器件20是p型FET。在此，将以p型MOS晶体管作为例 子，来说明半导体器件20。半导体器件20包括半导体衬底(或阱)1、 隔离部分10、栅极绝缘膜3、栅极2、侧壁5、延伸层4、源/漏极层 6、硅化物层8和7。
当半导体器件20是p型MOS晶体管时，例如，半导体衬底(或阱，下文中同样适用)l是n型硅(Si)衬底(或n型硅(Si)阱)。 在埋入半导体衬底1表面中的隔离部分10之间的区域中，提供p型 MOS晶体管。隔离部分10的例子为STI (浅沟槽隔离)结构的氧化硅 (SiOx)。
栅极绝缘膜3被提供在隔离部分IO之间的表面区域中，并且被提 供在p型MOS晶体管的沟道区A上。栅极绝缘膜3的例子为氧化硅 (SiOx)。提供栅极2以覆盖栅极绝缘膜3。栅极2的例子是多晶硅。 提供硅化物层7以覆盖栅极2。硅化物层7的例子是硅化镍(NiSi)、 硅化铂(PtSi)和硅化镍铂(NiPtSi)。提供侧壁5以覆盖栅极2、栅 极绝缘膜3和硅化物层7的两侧。侧壁5的例子为氧化硅膜-氮化硅膜-氧化硅膜(SiOx-SiNx-SiOx)的层叠膜。
延伸层4是在半导体衬底1的表面区上的侧壁5下方提供的p型 杂质扩散层。p型杂质的例子为硼(B)。与源/漏极层6相比，延伸 层4被浅浅地形成。延伸层4含有抑制延伸层4中的p型杂质扩散的 抑制剂元素。抑制剂元素的例子为碳(C)。抑制剂元素的作用使得可 以浅浅地形成延伸层4。通过在沟道区A两侧上浅浅地形成延伸层4， 能抑制短沟道效应。制造半导体器件20时，当使用锗来非晶化形成延 伸层4处的区域时，延伸层4含有锗(Ge)(稍后描述)。
当从沟道区A看时，源/漏极层6是与延伸层4的外部接触提供 的p型杂质扩散层。p型杂质的例子为硼(B)。源/漏极层6形成得 比延伸层4要深。深深地形成的源/漏极层6使得可以加长在源/漏 极层6上提供的硅化物层8的底部表面和源/漏极层6的底部表面之 间的距离。其间的较长距离有利于降低结泄漏。然而，源/漏极层6 的深度被限制在取决于设计和制造的给定范围内。
硅化物层8是在源/漏极层6的表面部分处提供的低电阻层。硅 化物层8的上表面被连接到与上部互联层(未示出)连接的触点(未示出)。硅化物层8的例子为硅化镍(NiSi)、硅化钼(PtSi)和硅化镍铂(NiPtSi)。硅化物层8浅浅地形成以接近与延伸层4相同的程度。 硅化物层8的深度(厚度)将稍后描述。浅浅地形成硅化物层8使得 可以将硅化物层8的底部表面与源/漏极层6和半导体衬底1之间的 边界分开。结果，能降低结泄漏。
硅化物层8形成这样的位置处，在该位置处，在半导体衬底1的 表面区域中的被注入了抑制剂元素的部分将通过蚀刻来部分地去除， 并将通过硅(Si)外延层来回填该部分(稍后描述)。由于这个原因， 硅化物层8含有较延伸层4更少的抑制剂元素，或者与延伸层4相反 基本上不含有抑制剂元素。当硅锗(SiGe)外延层被用于上述回填时， 硅化物层8包括锗(Ge)(稍后描述)。当将含有p型杂质的硅(Si) 或硅锗(SiGe)外延层用于上述回填时(稍后描述)，硅化物层8还 含有p型杂质。
接下来，将描述根据本发明的制造半导体器件的方法的第一实施 例。图3A至3C和图4A至4C是示出根据本发明制造半导体器件的方 法的第一实施例的实例的截面图。半导体器件20是p型FET。在此， p型MOS晶体管将被解释为半导体器件20的实例。
如图3A中所示，提供n型硅半导体衬底l。 n型杂质浓度例如接 近1 X 1018 / cm3。氧化硅隔离部分10被提供在半导体衬底1的给定位 置处。之后，通过氧化硅栅极绝缘膜3 (例如热氧化膜)在隔离部分 10之间的表面区域上形成多晶硅栅极2。可以在整个表面上方沉积多 晶硅之后，通过使用光致抗蚀膜的图案形成和使用利用该光致抗蚀膜 作为掩模的干法蚀刻工艺，来形成图案化的多晶硅栅极。
接下来，如图3B中所示，以栅极2作为掩模，将含有锗的离子以 给定深度注入到半导体衬底1表面区域中的栅极2两侧上的区域中。 注入条件例如是Ge+ (离子种类)，1至10keV (加速能量)，和5 X1014到lX1015/cm2 (剂量)。因此，已经注入了含有锗的离子的区域被非晶化。使用锗使得容易非常浅地形成非晶化区域。对于非晶化 区域，容易注入p型杂质，以使p型杂质保留在该区域中。因此，可 以在后工序中浅浅地注入p型杂质。在此，也能使用硅来代替锗。然 而，锗是更优选的，因为使用锗能以较低能量对较浅的区域非晶化。
随后，含有抑制p型杂质(硼)扩散的抑制剂元素(碳)的离子 被注入到已经注入了包含锗的离子的区域中。注入深度比注入包含锗的离子的深度更深。然而，该注入深度应当比源/漏极层6浅。注入 条件例如是C+ (离子种类)，0.1至lkeV (加速能量)，禾n5X1014 到lX1015/cm2 (剂量)。由此，将抑制剂元素注入到注入了包含锗的 离子的非晶化区域中、或者包括非晶化区域在内的延伸更深的区域中。
此外，含有p型杂质(硼)的离子被注入到注入了包含锗的离子 的非晶化区域中，接近达到该区域的深度。注入条件例如是BF2+ (离 子种类)，1至10keV (加速能量)，和5X10"至U lX1015/cm2 (剂 量)。由此，形成了延伸层4。在此，可以颠倒注入含抑制剂元素的离 子和注入含p型杂质的离子的顺序，这是由于在激励退火时，抑制剂 元素抑制了p型杂质的扩散。
接下来，如图3C中所示，将是氧化硅膜-氮化硅膜-氧化硅膜的层 叠膜的侧壁5形成在栅极2和栅极绝缘膜3的两侧上。之后，使用栅 极2和侧壁5作为掩模，将含有p型杂质(硼)的离子注入到半导体 衬底1表面区域中的栅极2和侧壁5两侧上的区域中，注入深度比延 伸层4和注入抑制剂元素的层的深度更深。注入条件例如是BF2+ (离 子种类)，5至20keV (加速能量)，禾卩5X10"至lX1015/cm2 (剂 量)。由此，形成了源/漏极层6。之后通过热处理激励在延伸层4和 源/漏极层6中的离子。
在上述热处理中，延伸层4含有抑制p型杂质(硼)扩散的抑制
剂元素(碳)。因此，抑制p型杂质从注入p型杂质的区域扩散。结 果，即使在激励退火之后也能保持延伸层4是浅的。
之后，如图4A中所示，使用栅极2和侧壁5作为掩模通过诸如回蚀的方法去除在源/漏极层6的上部中的含有许多抑制剂元素(碳) 的区域。去除的结果是，在源/漏极层6的上部处形成凹进部分11。 此时，在栅极2的上部中的区域同时被回蚀以形成凹进部分13。
接下来，如图4B中所示，其中通过由CVD方法例示的方法分别 在凹进部分11和13中形成选择性外延生长硅的外延层12和14。作为 外延生长方法的实例，通过以各自给定流速将硅烷气体(SiH4)或者乙硅垸气体(Si2H6)以及H2气体引入到给定温度和压力的真空室装置中，在各个凹进部分的硅上外延地生长硅。此时，氯(Cl)或氯化氢(HC1) 气体流入以抑制在氧化硅或氮化硅上产生核心。当外延生长硅锗时， 除了硅烷气体等还引入了锗烷气体(GeH4)。由于与其它工序的关系， 优选外延层12的高度(厚度)被设置成使得其上表面接近半导体衬底 1的初始表面的水平。相似地，由于与其他工序的关系，优选外延层 14的高度(厚度)被设置成使得其上表面接近侧壁高度的水平。
外延层12可以含有例如几十百分比量级的锗。通过在源/漏极层 6的上部上提供硅锗，增加了在相邻延伸层4之间的沟道区上的应力。 结果，改善了沟道区中的载流子迁移率。也就是，可以进一步提高半 导体器件20的晶体管特性。
此外，外延层12可含有p型杂质(硼)。当外延层12不含有p 型杂质时，外延层12具有高电阻。因此，为了实现在外延层12中形 成的硅化层8和源/漏极层6之间的良好连接(低电阻)，必须通过 加厚硅化物层8使得硅化物层8和源/漏极层6直接相互接触。然而， 当外延层12含有p型杂质时，掺杂了 p型杂质的低电阻外延层12填 充硅化物层8和源/漏极层6之间的空间，即使硅化物层8薄且硅化
物层8和源/漏极层6不直接相互接触时，也可使两者以低电阻相互 连接。也就是说，更优选提供具有p型杂质的外延层12，这增加了硅 化物层8厚度上的灵活性。
之后，如图4C中所示，在整个表面上形成金属膜(镍)之后，接 着热处理并且分别在源/漏极层6和栅极2的上部上形成硅化物8和7 (硅化镍)。之后去除不必要的金属膜。也是在该热处理中，由于延 伸层4含有抑制p型杂质扩散的抑制剂元素，因此可以防止p型杂质 不必要地扩散。结果，可以保持延伸层4是浅的。以这种方式，形成 了 p型FET (p型MOS晶体管)。
图5是示出图2的半导体器件中的延伸层的杂质浓度分布的实例 的图。垂直轴和水平轴分别地示出浓度和距离半导体衬底1表面的深 度。
在该实例中，延伸层4中的抑制剂元素(碳)浓度分布由曲线C' (虚线)和曲线C (实线)表示。表面浓度Dco接近9X10"/cm3。在 深度td处，尖峰浓度Dd接近2X10"/cm3。在深度tc2处，浓度Dc2 接近2X10"/cm3，其接近尖峰浓度DC1的1 / 10。在深度tc3处，浓 度接近1 X 1018 / cm3，其接近尖峰浓度DC1的1 / 100。
另一方面，延伸层4中的p型杂质(硼)浓度分布由曲线E (实 线)表示。表面处的尖峰浓度Deq接近4X1019/cm3。在深度&处， 浓度接近1X108 / cm3。
在此，限定延伸层4的深度以使延伸层4的p型杂质浓度和半导 体衬底1的n型杂质浓度(接近1 X 1018 / cm3)是相同的。这种情况下， 延伸层4的深度是tm。
如图5中所示，在延伸层4中，与贯穿延伸层4深度的p型杂质
浓度(曲线E)相比，抑制剂元素浓度(曲线C'和曲线C)足够高。 因此，由于抑制剂元素的作用，可以浅浅地产生并保持延伸层4而没 有不必要的p型杂质扩散。
图6是示出图2的半导体器件中的硅化物层和源/漏极层的杂质
浓度分布的实例的图。垂直轴和水平轴分别地示出浓度和距离半导体
衬底1表面的深度。
源/漏极层6中的抑制剂元素(碳)浓度分布由曲线C (实线) 表示。源/漏极层6的上部部分通过回蚀一次去除，且在其上形成外 延层12。因此，该区域(外延层12)基本上不含有抑制剂元素(碳)，
导致浓度基本为零(0)。该图示出了在回蚀至深度tc2之后形成外延
层12的情况。因此，在达到深度tc2之前，浓度基本上为零(0)。在 深度tc2处，尖峰浓度Dd接近1019/cm3。在深度tc3处，浓度接近1X 1018 / cm3。
源/漏极层6中的p型杂质(硼)浓度分布由曲线B (实线)表 示。如上所述，源/漏极层6的上部部分通过回蚀一次去除，且在其 上形成外延层12。当因此外延层12是本征半导体时，不包含p型杂质 且浓度基本上为零(0)。该图示出了在回蚀至深度tw (=tC2)之后形 成外延层12 (本征半导体)的情况。因此，在达到深度tw之前该浓度 基本上为零(0)。在深度tw处，尖峰浓度D^接近1019/cm3。在深度 tB2处，浓度接近lX1018/cm3。
在此，限定源/漏极层6的深度以使源/漏极层6的p型杂质浓 度和半导体衬底1的n型杂质浓度(接近lX1018/cm3)相等。这种情
况下，源/漏极层6的深度是tB2。
如图6中所示，抑制剂元素不存在于源/漏极层6上部部分中的 外延层12中(自表面至深度tm)。因此，在外延层12中形成的硅化
物层8中的镍完全不受抑制剂元素的影响。从源/漏极层6中的深度 方向的观点来看，抑制剂元素浓度(曲线C)的尖峰浓度是初始抑制剂元素浓度(与延伸层4相同的曲线C'和C)的尖峰浓度的1/10或更少。由此，本发明发明人的研究揭示出这种低浓度抑制剂元素对与抑制剂元素接触的硅化物层8中的镍不具有坏的影响。也就是说，防止 硅化物层8中的镍不正常地扩散到源/漏极层6中。结果，保持硅化 物层8是浅的，由此抑制结泄漏。由此，优选外延层12以抑制剂元素 浓度至少是尖峰浓度的1 / 10或更少处的深度形成。
由于这种情况下外延层12是本征半导体，因此，硅化物层8需要 至少达到深度tB1 (=tC2)。如果硅化物层8不达到深度tB1 (=tC2)， 则本征半导体的高电阻层被置于硅化物层8的底表面和深度ttB1(=tc2)之间。
然而，当新形成的外延层是以高浓度掺杂有p型杂质的p型半导 体时，硅化物层8不需要达到深度tB1 (=tC2)。这是由于在硅化物层 8的底部表面和深度tB1 (=tC2)之间的层是高浓度的p型半导体，其 具有低电阻，即使当硅化物层8不达到深度tB1 (=tC2)时也是这样。 即，由于能增加硅化物层S厚度的灵活性，因此外延层12更优选是以 高浓度掺杂有p型杂质的p型半导体。
根据本发明，在p型FET中，可以通过在源/漏极层上形成硅化 物层来降低源/漏极层的电阻，抑制了结泄漏同时保持浅的延伸层， 以抑制短沟道效应。
明显本发明不限于上述实施例且在本发明技术思想的范围内可适 当改进或改变实施例。
根据本发明，提供一种对于p型FET能够通过在源/漏极层上形 成硅化物层来降低源/漏极层电阻、而不会增加结泄漏同时保持浅的延伸层以抑制短沟道效应的技术。
很明显，本发明不限于上述实施例，而是可在不脱离本发明的范 围和精神的范围内进行改进和改变。
权利要求
1.一种半导体器件，包括栅极，被配置为经由栅极绝缘膜，在n型半导体衬底和n型中的一种上形成；延伸层，被配置为p型半导体，并在所述栅极两侧上都形成的侧壁下方形成；源漏极层，被配置为p型半导体，并与所述延伸层的外部接触形成；和硅化物层，被配置为在所述源漏极层的表面区域上形成，其中，所述延伸层包括抑制剂元素，所述抑制剂元素抑制在所述延伸层中的p型杂质扩散，以及所述硅化物层基本上不包括所述抑制剂元素。
2. 如权利要求l所述的半导体器件，其中，所述抑制剂元素包括碳。
3. 如权利要求1所述的半导体器件，其中，所述硅化物层包括镍 和铂的至少一种。
4. 如权利要求1所述的半导体器件，其中，所述硅化物层包括锗。
5. 如权利要求1至4中的任一项所述的半导体器件，其中，所述 硅化物层包括p型杂质。
6. 如权利要求2所述的半导体器件，其中，所述硅化物层包括镍 和铂的至少一种。
7. 如权利要求2所述的半导体器件，其中，所述硅化物层包括锗。
8. 如权利要求6所述的半导体器件，其中，所述硅化物层包括锗。
9. 如权利要求6至8中的任一项所述的半导体器件，其中，所述硅化物层包括p型杂质。
10. —种制造半导体器件的方法，包括使用经由栅极绝缘膜在n型半导体衬底和n型中的一种上形成的 栅极作为掩模，通过注入含有抑制p型杂质扩散的抑制剂元素的离子 和含有p型杂质的离子,来形成延伸层；使用在所述栅极的两侧上都形成的侧壁作为掩模，通过将含有p 型杂质的离子注入到所述延伸层中至比所述延伸层深的深度，来形成 源漏极层；使用所述栅极和所述侧壁作为掩模，去除所述源漏极层的上部部 分；和在去除了所述上述部分的区域中形成硅化物层。
11. 如权利要求IO所述的制造半导体器件的方法，其中，所述抑 制剂元素包括碳。
12. 如权利要求IO所述的制造半导体器件的方法，其中，所述形 成硅化物层的步骤包括在去除所述上部部分的所述区域中形成外延层，和 通过硅化所述外延层形成所述硅化物层。
13. 如权利要求12所述的制造半导体器件的方法，其中，所述外 延层包括锗。
14. 如权利要求12所述的制造半导体器件的方法，其中，所述外 延层包括p型杂质。
15. 如权利要求10至14中的任一项所述的制造半导体器件的方 法，其中，所述硅化物层包括镍和铂的至少一种。
16. 如权利要求ll所述的制造半导体器件的方法，其中，所述形 成硅化物层的步骤包括在去除了所述上部部分的所述区域中形成外延层，和 通过硅化所述外延层形成所述硅化物层。
17. 如权利要求16所述的制造半导体器件的方法，其中，所述外 延层包括锗。
18. 如权利要求16所述的制造半导体器件的方法，其中，所述外延层包括p型杂质。
19. 如权利要求16至18中的任一项所述的制造半导体器件的方 法，其中，所述硅化物层包括镍和铂的至少一种。
全文摘要
半导体器件包括栅极、延伸层、源漏极层以及硅化物层。栅极经由栅极绝缘膜形成于n型半导体衬底和n型中的一种上。延伸层是p型半导体并形成在在栅极两侧上形成的侧壁下面。源漏极层是p型半导体并形成为与延伸层的外部接触。硅化物层形成在源漏极层的表面区域上。延伸层包括抑制延伸层中p型杂质扩散的抑制剂元素。硅化物层基本上不包括抑制剂元素。
文档编号H01L29/78GK101202305SQ20071019954
公开日2008年6月18日 申请日期2007年12月13日 优先权日2006年12月13日
发明者峰地辉 申请人:恩益禧电子股份有限公司