沟槽栅晶体管及其制造方法
【专利摘要】本公开涉及沟槽栅晶体管及其制造方法。沟槽栅晶体管由半导体衬底形成，该半导体衬底的上表面覆盖以氧化物电介质层。沟槽栅晶体管具有漏区、体区、源区和沟槽，该沟槽衬以栅绝缘体，该栅绝缘体将沟槽中形成的导电栅电极与体区电绝缘。体区具有远离沟槽向漏区延伸的倾斜上表面。该倾斜上表面利用通过掩模中的至少一个开口将氧化物电介质层暴露于氧化气氛形成，由此形成电介质区。电介质区包括氧化物电介质层和半导体衬底的牺牲区。
【专利说明】沟槽栅晶体管及其制造方法
【背景技术】
[0001]本发明涉及集成电路，并且更具体地，涉及沟槽栅晶体管以及制造沟槽栅晶体管的方法。
[0002]诸如沟槽栅金属氧化物半导体场效应晶体管(MOSFET)的功率晶体管具有位于沟槽或空腔中的绝缘栅，其中源区和漏区由掺杂体区分离。栅通常以衬在沟槽壁上的电介质层绝缘，并且导电源端子沉积或形成于源区和掺杂体区上。当栅被适当偏置时，在掺杂体区中产生导电通道以允许漏-源电流从漏区通过该导电通道流动到源区。
[0003]沟槽栅及其他类似晶体管的两个期望的特性是相对低的总体电阻和相对高的非钳位电感性开关(Unclamped Inductive Switching, UIS)特性。为了获得上述特性,有用的是减小导电源端子与漏区之间的掺杂体区的最大长度。该长度可以通过蚀刻掺杂体区的附加制造步骤来减少，这导致附加的制造开销。因此，如果存在避免了上述附加开销的制造沟槽栅MOSFET的方式，则将是有利的。
【专利附图】
【附图说明】
[0004]通过参照以下的优选实施例的说明以及附图，可以最好地理解本发明及其目的和优点，在附图中:
[0005]图1例示了根据现有技术的沟槽栅MOSFET的简化截面示意图；
[0006]图2例示了根据本发明的实施例的沟槽栅MOSFET的简化截面示意图；
[0007]图3例示了根据本发明的优选实施例的用于制造图2的沟槽栅MOSFET的初始半导体衬底结构的简化截面；
[0008]图4例示了根据本发明的优选实施例的由图3的衬底结构形成的选择性氧化的半导体衬底结构的简化截面；
[0009]图5例示了根据本发明的优选实施例的由图4的衬底结构形成的沟槽式半导体衬底结构的简化截面；
[0010]图6例示了根据本发明的优选实施例的由图5的衬底结构形成的电介质覆盖的沟槽式半导体衬底结构的简化截面；
[0011]图7例示了根据本发明的优选实施例的由图6的衬底结构形成的修改的电介质覆盖的沟槽式半导体衬底结构的简化截面；
[0012]图8例示了根据本发明的优选实施例的由图7的衬底结构形成的过填充的沟槽式半导体衬底结构的简化截面；
[0013]图9例示了根据本发明的优选实施例的由图8的衬底结构形成的蚀刻的过填充的沟槽式半导体衬底结构的简化截面；
[0014]图10例示了根据本发明的优选实施例的由图9的衬底结构形成的进一步蚀刻的沟槽填充的半导体衬底结构的简化截面；
[0015]图11例示了根据本发明的优选实施例的由图10的衬底结构形成的上仿形电介质沟槽填充的半导体衬底结构的简化截面；[0016]图12例示了根据本发明的优选实施例的由图11的衬底结构形成的第一注入电介质沟槽填充的半导体衬底结构的简化截面；
[0017]图13例示了根据本发明的优选实施例的由图12的衬底结构形成的第二注入电介质沟槽填充的半导体衬底结构的简化截面；
[0018]图14例示了根据本发明的优选实施例的由图13的衬底结构形成的第三注入电介质沟槽填充的半导体衬底结构的简化截面；
[0019]图15例示了根据本发明的优选实施例的由图14的衬底结构形成的完全上覆电介质沟槽填充的半导体衬底结构的简化截面；
[0020]图16例示了根据本发明的优选实施例的由图15的衬底结构形成的部分上覆电介质沟槽填充的半导体衬底结构的简化截面；
[0021]图17是例示根据本发明的优选实施例的制造沟槽栅晶体管的方法的流程图。【具体实施方式】
[0022]以下联系附图给出的详细说明旨在描述本发明的当前优选实施例，而并非旨在代表本发明可以实施的唯一形式。应该理解，相同或等同的功能可以通过旨在包括在本发明的精神和范围内的不同实施例来完成。在附图中，相似的附图标记始终用于指示相似的要素。此外，用语“包括”、“包含”或其任何其他变体旨在覆盖非排他的包含，从而包含一系列要素的模块、电路、器件部件、方法步骤及结构并不是仅包括这些要素，而可以包括未明确列出或者该模块、电路、步骤或器件部件所固有的其他要素。由“包括”引出的要素或步骤并不(没有更多限制)排除包括该要素或步骤的附加的相同要素或步骤的存在。
[0023]说明书和权利要求中的用语“第一”、“第二”、“第三”、“第四”、“顶”、“底”、“上”、“下”等(如果有的话)可以用来区分有点类似的要素和/或制造步骤，而并不一定用于描述特定空间布置或次序或时间顺序。应该理解，所使用的用语在适当情形下是可互换的，从而这里描述的本发明的实施例，例如，能够按照不同于这里例示或以其他方式描述的次序、取向和布置的次序、取向和布置来操作或构成。
[0024]用语“衬底”和“半导体衬底”旨在包括任何类型的含半导体衬底，无论单晶或多晶或非晶，并且无论多层还是一体，作为非限制性示例，例如绝缘体上半导体(SOI)衬底和半导体上绝缘体(IOS)衬底。
[0025]用语金属氧化物半导体(MOS)和场效应晶体管(FET)及其组合“M0SFET”在电子领域已经普遍用于绝缘栅场效应晶体管(IGFET)，即使它们可能将任何类型的电介质(而不仅仅是氧化物绝缘体)用于栅绝缘体，并且将任何类型的导体(而不仅仅是金属)用于栅电极。因而，除非另有特别提示，如这里联系MOSFET使用的用语“金属”旨在包括任何类型的导体。该导体的非限制性示例是金属导体、半金属导体、合金导体、掺杂和未掺杂半导体以及上述材料的混合物和组合物。类似地，除非另有特别提示，如这里联系MOSFET使用的用语“氧化物”旨在包括任何类型的有机或无机电介质。该电介质的非限制性示例是氧化物电介质、氮化物电介质、氟化物电介质、塑料和其他类型的无机和有机电介质以及上述材料的混合物和组合物。
[0026]在一个实施例中，本发明提供一种沟槽栅晶体管的制造方法。该方法包括提供具有半导体衬底的初始半导体衬底结构，该半导体衬底的上表面覆盖以氧化物电介质层，该氧化物电介质层上具有掩模，其中该半导体衬底掺杂有第一类型的掺杂注入剂。该方法还包括通过该掩模中的至少一个开口将氧化物电介质层暴露于氧化气氛的工艺，从而形成包含该氧化物电介质层和该半导体衬底的牺牲区的电介质区，其中该电介质区形成该半导体衬底上的倾斜上表面。
[0027]所进行的方法还提供:形成延伸穿过该电介质区且部分进入该半导体衬底的沟槽。在沟槽中沉积栅绝缘体和导电栅电极，该栅绝缘体提供该导电栅电极与半导体衬底之间的电介质隔板。去除该电介质区以暴露该半导体衬底的倾斜上表面连同用第二类型的掺杂注入剂掺杂与沟槽和倾斜上表面二者相邻的半导体衬底的区域一起执行。该掺杂注入剂与第一类型的掺杂注入剂相反，由此将半导体衬底划分为体区和漏区。进行用第一类型的掺杂注入剂掺杂该体区的部分的处理，以形成与沟槽和倾斜上表面二者相邻的源区。然后，在源区和体区的倾斜表面二者的至少部分上形成源接触件，以提供沟槽栅晶体管。
[0028]在另一实施例中，本发明提供一种沟槽栅晶体管，其由包括以下步骤的方法制造:提供具有半导体衬底的初始半导体衬底结构，该半导体衬底的上表面覆盖以氧化物电介质层，该氧化物电介质层上具有掩模，其中该半导体衬底掺杂有第一类型的掺杂注入剂。该方法还包括通过该掩模中的至少一个开口将氧化物电介质层暴露于氧化气氛的工艺，从而形成包含该氧化物电介质层和该半导体衬底的牺牲区的电介质区，其中该电介质区形成该半导体衬底上的倾斜上表面。
[0029]所进行的方法还提供:形成延伸穿过该电介质区且部分进入该半导体衬底的沟槽。在沟槽中沉积栅绝缘体和导电栅电极，该栅绝缘体提供该导电栅电极与半导体衬底之间的电介质隔板。去除该电介质区以暴露该半导体衬底的倾斜上表面连同用第二类型的掺杂注入剂掺杂与沟槽和倾斜上表面二者相邻的半导体衬底的区域一起执行。该掺杂注入剂与第一类型的掺杂注入剂相反，由此将半导体衬底划分为体区和漏区。进行用第一类型的掺杂注入剂掺杂该体区的部分的处理，以形成与沟槽和倾斜上表面二者相邻的源区。然后，在源区和体区的倾斜表面二者的至少部分上形成源接触件，以提供沟槽栅晶体管。
[0030]在又一实施例中，本发明提供沟槽栅晶体管，其由半导体衬底形成，该半导体衬底的上表面覆盖以氧化物电介质层。沟槽栅晶体管具有漏区、体区、源区和沟槽，该沟槽衬以栅绝缘体，该栅绝缘体将沟槽中形成的导电栅电极与体区电绝缘。体区具有远离沟槽向漏区延伸的倾斜上表面。该倾斜上表面利用通过掩模中的至少一个开口将氧化物电介质层暴露于氧化气氛形成，由此形成电介质区(诸如LOCOS工艺或形成电介质层的其他可能工艺)。电介质区包括氧化物电介质层和半导体衬底的牺牲区。
[0031]参照图1，示出了传统沟槽栅MOSFET 100的简化截面示意图。沟槽栅MOSFET 100包括半导体衬底102，半导体衬底102具有漏区104 (例如N型掺杂区)和体区106 (例如P型掺杂区)。位于体区106和漏区104的组合之间的是沟槽或空腔118，其衬以形成栅绝缘体120的一部分的电介质层108。栅绝缘体120用作通常由掺杂多晶硅形成于沟槽118中的导电栅电极110的绝缘体。
[0032]源区112 (例如η型掺杂区)形成于体区106内，栅绝缘体120既覆盖导电栅电极110又覆盖源区112的一部分。上覆于栅绝缘体120、源区112和体区106的是金属源接触件或引线114，金属源接触件或引线114用作沟槽栅MOSFET 100的源端子并且欧姆耦接到体区106和源区112。还存在金属漏接触件116，其欧姆耦接到漏区104并用作沟槽栅MOSFET 100的漏端子。
[0033]在操作中，当导电栅电极110被适当偏置时，在体区106中产生导电通道122，其与电介质层108相邻，从而漏一源电流Ids可以从漏区104通过导电通道122流动到源区112。漏一源电流Ids的幅值取决于施加到导电栅电极110的电压的幅值和极性以及施加到漏区104和源区112两端的电压的幅值和极性。此外，体区106的最大长度LI影响沟槽栅MOSFET 100的总体电阻和UIS特性二者。
[0034]图2例示了根据本发明的实施例的沟槽栅MOSFET 200的简化截面示意图。沟槽栅MOSFET 200包括半导体衬底202，半导体衬底202具有漏区204 (例如N型掺杂区)和体区206 (例如P型掺杂区)。位于体区206和漏区204的组合之间的是沟槽或空腔218，其衬以形成栅绝缘体220的一部分的电介质层208。栅绝缘体220用作通常由掺杂多晶硅形成于沟槽218中的导电栅电极210的绝缘体，以将栅电极210与体区206、漏区204和源区212绝缘。
[0035]源区212 (例如η型掺杂区)形成于体区206内，栅绝缘体220既覆盖导电栅电极210又覆盖源区212的一部分。上覆于栅绝缘体220、源区212和体区206的是金属源接触件或引线214，金属源接触件或引线214用作沟槽栅MOSFET 200的源端子并且欧姆耦接到体区206和源区212。还存在金属漏接触件216，其欧姆耦接到漏区204并用作沟槽栅MOSFET 200的漏端子。
[0036]在操作中，当导电栅电极210被适当偏置时，在体区206中产生导电通道222，其与电介质层208相邻，从而漏一源电流Ids可以从漏区204通过导电通道222流动到源区212。漏一源电流Ids的幅值取决于施加到导电栅电极210的电压的幅值和极性以及施加到漏区204和源区212两端的电压的幅值和极性。此外，体区206的最大长度L2小于现有技术MOSFET 100的体区106的最大长度LI，这主要归因于体区206的倾斜上表面224。更具体地，倾斜上表面224远离沟槽218向漏区204延伸，使得沟槽MOSFET 200的高度H(有效半导体长度)随着该倾斜表面远离沟槽218延伸而减小。因此，M0SFET200的总体电阻小于沟槽栅MOSFET 100的总体电阻，沟槽栅MOSFET 200与沟槽栅MOSFET 100相比能够应付更大的ns电流。
[0037]图3 — 16例示在各个制造阶段的沟槽栅MOSFET 200的简化截面示意图。具体参照图3，例示了根据本发明的优选实施例的用于制造沟槽栅MOSFET 200的初始半导体衬底结构300的简化截面。初始半导体衬底结构300包括硅衬底302，硅衬底302的上表面308上沉积有氧化硅电介质层304。作为示例而非限制，硅衬底302可以是可变或均匀的N型掺杂或者P型掺杂，取决于希望NPN晶体管还是PNP晶体管。在本实施例，由于衬底302是硅，因而氧化硅适合于电介质层304。然而，其他材料可以用作电介质层304。在氧化硅电介质层304的顶上的是氮化硅的硬掩模层306。硬掩模层306的目的是在对初始半导体衬底结构300执行半导体局部氧化(LOCOS)工艺期间至少部分保护下方的硅衬底302的区域。
[0038]图4示出了根据本发明的优选实施例的由衬底结构300形成的选择性氧化的半导体衬底结构400的简化截面。选择性氧化的半导体衬底结构400是初始半导体衬底结构300在经受LOCOS处理之后的衬底结构，该LOCOS处理典型地利用加热或活化的氧气氛。LOCOS处理是本领域已知的，在该处理之后形成氧化硅的电介质区404。电介质区404由氧化硅电介质层304和从硅转化为二氧化硅的硅衬底302的牺牲区412形成。结果，硅衬底302的上表面308在硬掩模层306中的开口 406的正下方的区域以及在由硬掩模层306包含的区域(较小程度地)已经变为倾斜上表面224。如图所示，开口 406与所制造的沟槽栅MOSFET200的边界420相邻。
[0039]倾斜上表面224在由硬掩模层306保护的区域的倾斜的延伸归因于在形成电介质区404期间的氧的横向扩散。类似地，由LOCOS处理导致电介质区404的倾斜顶表面410，因此硬掩模层306已经从平面变形为曲面层。
[0040]参照图5，其例示了根据本发明的优选实施例的由衬底结构400形成的沟槽式半导体衬底结构500的简化截面。沟槽式半导体衬底结构500是通过两步蚀刻工艺形成的。第一蚀刻工艺是本领域熟知的硝酸盐(Nitrate)蚀刻工艺。该第一蚀刻工艺去除硬掩模层306在电介质区404的最窄区域处的部分以形成沟槽蚀刻开口 502。之后，进行第二蚀刻工艺，将沟槽218蚀刻到电介质区404和硅衬底302 二者中。如图所示，保护掩模504被置于开口 406和硬掩模层306的部分上，从而将蚀刻仅导向开口 502和底下的电介质区404及娃衬底302。
[0041]等离子体蚀刻是蚀刻电介质区404和硅衬底302 二者的便利手段，尽管也可以使用其他蚀刻技术。用于完成电介质和半导体的该等离子体蚀刻的反应气体(reagent gas)是本领域熟知的，并且会取决于电介质区404所用的具体电介质以及衬底302所选的具体半导体材料。保护掩模504中的沟槽蚀刻开口 502的宽度W主要确定沟槽218的宽度。但是，如果进行各向同性蚀刻的话，沟槽218的宽度可以略微超出宽度W。
[0042]参照图6，其例示了根据本发明的优选实施例的由衬底结构500形成的电介质覆盖的沟槽式半导体衬底结构600的简化截面。如图所示，保护掩模504已经被去除，并在沟槽218的所有表面上形成氧化娃电介质层602,因而该氧化娃电介质层602基本上变为与电介质区404集成。由于在本实施例中，衬底302包括硅，因此电介质层602便利地由氧化硅形成，尽管也可以使用其他电介质材料。在优选实施例中，氧化硅电介质层602的厚度便利地在约5 - 150nm的范围内，尽管也可以使用更厚或更薄的层。热氧化或沉积是形成氧化硅电介质层602的便利方式。但是，必要时，也可以使用本领域熟知的其他技术。
[0043]参照图7，其例示了根据本发明的优选实施例的由衬底结构600形成的修改的(modified)电介质覆盖的沟槽式半导体衬底结构700的简化截面。该修改的电介质覆盖的沟槽式半导体衬底结构700已经将硬掩模层306去除，在对暴露的硬掩模层306进行硝酸盐蚀刻工艺之后。
[0044]参照图8，其例示了根据本发明的优选实施例的由衬底结构700形成的过填充的沟槽式半导体衬底结构800的简化截面。过填充的沟槽式半导体衬底结构800具有沉积于沟槽218中的过填充(过量)的导电材料802，导电材料802位于电介质层602的顶部以及电介质区404的顶部。导电材料802典型地是多晶半导体(例如硅)，尽管也可以使用其他相对导电的材料。当导电材料802包含硅时，其具有相对高的导电率，优选地由与硅衬底302相同导电类型(例如N型掺杂材料)构成，尽管也可以使用其他类型，例如P型掺杂材料。化学气相沉积(CVD)是用于在电介质层602和电介质区404的顶部上的沟槽218中形成和沉积导电材料802的合适技术，尽管也可以使用本领域熟知的其他沉积技术。
[0045]参照图9，其例示了根据本发明的优选实施例的由衬底结构800形成的蚀刻的过填充的沟槽式半导体衬底结构900的简化截面。该蚀刻的过填充的沟槽式半导体衬底结构900典型地通过以下处理形成:蚀刻导电材料802，直到导电材料802的所有的剩余物为形成沟槽218中的导电栅电极210的材料为止。等离子体各向异性蚀刻典型地被用于蚀刻导电材料802。在该蚀刻之后，导电栅电极210具有适当地围绕倾斜上表面224的最高点的上表面。
[0046]参照图10，其例示了根据本发明的优选实施例的由衬底结构900形成的进一步蚀刻的沟槽填充的半导体衬底结构1000的简化截面。该进一步蚀刻的沟槽填充的半导体衬底结构1000已经被蚀刻以减小电介质区404的厚度，典型地通过各向同性蚀刻，由此导致减小的电介质区1004。等离子体蚀刻是用于去除电介质区404和必然地某些氧化硅层602(其也是电介质)的适当方法的非限制性示例，尽管也可以使用其他蚀刻技术。通过取样等离子体蚀刻中使用的蚀刻剂气体，蚀刻工艺可以在检测到取样气体中存在来自硅衬底302的阈值数目的原子时便利地停止。因此这表明大部分电介质区404已经被去除，并由此暴露大部分倾斜上表面224。
[0047]参照图11，其例示了根据本发明的优选实施例的由衬底结构1000形成的上仿形(contoured)电介质沟槽填充的半导体衬底结构1100的简化截面。上仿形电介质沟槽填充的半导体衬底结构1100具有沉积于硅衬底302的倾斜上表面224、导电栅电极210和氧化硅层602上的仿形的氧化硅仿形层。因此，氧化硅层602与所沉积的氧化硅仿形层集成，并提供包围导电栅电极210且覆盖硅衬底302的倾斜上表面224的集成的氧化硅仿形电介质层1102。热生长是用于形成氧化硅仿形电介质层1102的适当方法的非限制性示例，氧化硅是用于该电介质层的适当材料的非限制性示例，尽管也可以使用其他材料和形成技术。
[0048]参照图12，其例示了根据本发明的优选实施例的由衬底结构1100形成的第一注入电介质沟槽填充的半导体衬底结构1200的简化截面。第一注入电介质沟槽填充的半导体衬底结构1200具有插入硅衬底302和导电栅电极210中的注入剂(在本实施例中为P型掺杂注入剂)。作为注入的结果，在硅衬底302中形成体区1202(例如P型体区)，硅衬底302因此划分为体区1202和漏区204。由于未示出掩模，因此导电栅电极210也注入有P型掺杂注入剂，但这不是必须的，而可以通过适当地放置上覆掩模来避免这种情况。硼是用于形成体区1202的适当注入掺杂剂的非限制性示例，能量范围为约10 - 200KeV，剂量范围为约1E12 - 1E15离子/平方厘米，多个掺杂工艺也是可以的。
[0049]参照图13，其例示了根据本发明的优选实施例的由衬底结构1200形成的第二注入电介质沟槽填充的半导体衬底结构1300的简化截面。第二注入电介质沟槽填充的半导体衬底结构1300具有插入体区1202中的由上覆掩模1302控制的位置处的第二注入剂(在本实施例中为N型掺杂注入剂)。该第二注入剂形成初始源区1304，可选地导电栅电极210注入有该N型掺杂注入剂，但是可以使用适当配置的上覆掩模1302来避免导电栅电极210的该N型掺杂注入剂。砷是用于形成初始源区1304的适当掺杂剂的非限制性示例，但是也可以使用其他杂质及杂质组合。初始源区1304以约10 - 200KeV的能量范围和约1E14 —1E16离子/平方厘米的剂量范围有效掺杂，但是也可以使用更高或更低的剂量和深度变化的掺杂。
[0050]参照图14，其例示了根据本发明的优选实施例的由衬底结构1300形成的第三注入电介质沟槽填充的半导体衬底结构1400的简化截面。第三注入电介质沟槽填充的半导体衬底结构1400具有插入体区1202中的由上覆掩模1402 (掩模1302被去除)控制的位置处的第三注入剂(在本实施例中为P型掺杂注入剂)。该P型掺杂注入剂插入体区1202中，并且还部分地插入初始源区1304中，导致体区206和源区212。该注入剂的目的是促进随后的欧姆源一金属到体区206的接触，并且还局部地反掺杂(counter-dope)初始源区1304以形成适当成形的源区212。
[0051]硼是用于适当掺杂剂的非限制性示例，能量范围为约10 - 250KeV，剂量范围为约1E12 - 1E16离子/平方厘米，但是也可以使用更大或更小的剂量和能量，包括多能量掺杂。前述注入剂的能量和剂量。
[0052]参照图15，其例示了根据本发明的优选实施例的由衬底结构1400形成的完全上覆电介质沟槽填充的半导体衬底结构1500的简化截面。完全上覆电介质沟槽填充的半导体衬底结构1500通过以下处理形成:去除掩模1402，在体区206的倾斜上表面224、源区212和导电栅电极210上沉积仿形的氧化娃电介质层1502。该沉积的氧化娃电介质层1502包括氧化硅仿形电介质层1102，并提供包围导电栅电极210且覆盖倾斜上表面224的相对厚的电介质层。沉积或氧化是用于形成氧化硅电介质层1502的适当方法的非限制性示例，氧化硅是用于该电介质层的适当材料的非限制性示例，但是也可以使用其他材料和形成技术。
[0053]参照图16，其例示了根据本发明的优选实施例的由衬底结构1500形成的部分上覆电介质沟槽填充的半导体衬底结构1600的简化截面。部分上覆电介质沟槽填充的半导体衬底结构1600已利用光掩模经受选择性蚀刻以将电介质层1502减小和成形为栅电介质208。等离子体蚀刻是用于成形栅电介质208的适当方法的非限制性示例。通过取样等离子体蚀刻中使用的蚀刻剂气体，蚀刻工艺可以在检测到存在表明已经到达倾斜上表面224的体区206的阈值数目的原子时便利地停止。在蚀刻之后，暴露体区206的倾斜表面224和源区212的部分。
[0054]然后，在部分上覆电介质沟槽填充的半导体衬底结构1600上沉积或形成金属源接触件或引线214，从而形成到源区212(在本示例中，还到体区206)的欧姆电接触。此外，在漏区204的下表面处提供漏极接触件216，导致沟槽栅MOSFET 200。但是，该漏极接触件216可以存在于初始半导体衬底结构300中。
[0055]参照图17，其例示了根据本发明的优选实施例的制造沟槽栅晶体管的方法1700。方法1700特别适合于(但不一定限制于)制造沟槽栅晶体管，诸如沟槽栅MOSFET 200。因而，仅以示例的形式，将参照图2 - 16描述方法1700。
[0056]在提供块1710，提供初始半导体衬底结构300，其具有半导体或硅衬底302，衬底302的上表面308覆盖以氧化硅电介质层304和相关掩模(硬掩模层306)。该半导体衬底掺杂有N型材料的第一类型掺杂注入剂(尽管也可以使用P型材料)。
[0057]方法1700在暴露块1720将氧化物电介质层304通过硬掩模层306中的至少一个开口暴露至氧化气氛，由此形成电介质区404，电介质区404包括氧化物电介质层304和半导体衬底302的牺牲区412，其中电介质区形成半导体或硅衬底302上的倾斜上表面224。该暴露通过LOCOS工艺进行，并导致选择性氧化半导体衬底结构400，其中开口 406与边界420相邻ο
[0058]在形成块1730，形成延伸穿过电介质区404且部分进入半导体或硅衬底302的沟槽218。用于形成沟槽218的工艺上文参照图5进行了说明，并导致沟槽式半导体衬底结构500。该沟槽218形成于半导体或硅衬底302的中心区域，并且倾斜上表面224是包围沟槽218的连续表面。
[0059]方法1700在沉积块1740沉积沟槽218中的栅绝缘体208和导电栅电极210。该栅绝缘体208提供导电栅电极210与半导体衬底302之间的电介质隔板。该沉积参照图8-11以及图15 - 16作了更为详细的解释。
[0060]在去除块1750，去除电介质区404以暴露半导体衬底302的倾斜上表面224，并导致进一步蚀刻的沟槽填充的半导体衬底结构1000。
[0061]在掺杂块1760，进行与沟槽218和倾斜上表面224 二者相邻的半导体衬底302的区域的掺杂。该掺杂利用第二类型的掺杂注入剂，诸如P型材料(或者替代地N型材料，当第一类型的掺杂注入剂是P型材料时)。该第二类型的掺杂注入剂与第一类型的掺杂注入剂相反，由此将半导体衬底划分为体区1202和漏区204。在方法执行块1760的工艺之后，形成第一注入电介质沟槽填充的半导体衬底结构1200。
[0062]在另一掺杂块1770，利用第一类型的掺杂注入剂对体区1202的部分进行掺杂工艺，以形成与沟槽218和倾斜上表面224二者相邻的初始源区1304，导致第二注入电介质沟槽填充的半导体衬底结构1300。之后，利用第二类型的掺杂注入剂对初始源区1304进行进一步掺杂工艺，由此将初始源区1304成形为源区212。该进一步掺杂工艺导致第三注入电介质沟槽填充的半导体衬底结构1400。
[0063]方法1700在形成块1780，在源区212和体区的倾斜表面224 二者上沉积或形成源接触件214，以提供沟槽栅MOSFET 200。就此，该形成可以进一步包括将漏接触件沉积或形成到漏区204。替代地，漏接触件204可以沉积或形成到初始半导体衬底结构300上。
[0064]有利地，本发明提供具有相对低的总体电阻和相对高的非钳位电感性开关(UIS)特性的沟槽栅晶体管。这通过减小导电源端子与漏区之间的掺杂体区的最大长度来实现。该长度是在没有附加的蚀刻掺杂体区的制造步骤的情况下减小的，因为LOCOS工艺已经被用于形成必要的电介质层和倾斜上表面224 二者。
[0065]已经为了例示和说明的目的给出了本发明的优选实施例的描述，但是并非旨在穷尽性的或将本发明限制于所公开的形式。本领域技术人员应该理解，可以对以上描述的实施例做出改变，而不脱离其宽泛的发明概念。因此，应该理解，本发明并不限于所公开的特定实施例，而覆盖由所附权利要求限定的本发明的精神和范围内的修改。
[0066]根据本发明的一个方面，提供一种沟槽栅晶体管的制造方法，该方法包括:提供具有半导体衬底的初始半导体衬底结构，所述半导体衬底的上表面覆盖以氧化物电介质层，所述氧化物电介质层上具有掩模，其中所述半导体衬底掺杂有第一类型的掺杂注入剂；通过所述掩模中的至少一个开口将所述氧化物电介质层暴露于氧化气氛，从而形成包含所述氧化物电介质层和所述半导体衬底的牺牲区的电介质区，其中所述电介质区形成所述半导体衬底上的倾斜上表面；形成延伸穿过所述电介质区且部分进入所述半导体衬底的沟槽；在所述沟槽中沉积栅绝缘体和导电栅电极，所述栅绝缘体提供所述导电栅电极与半导体衬底之间的电介质隔板；去除所述电介质区以暴露所述半导体衬底的倾斜上表面；用与所述第一类型的掺杂注入剂相反的第二类型的掺杂注入剂掺杂与所述沟槽和倾斜上表面二者相邻的所述半导体衬底的区域，由此将所述半导体衬底划分为体区和漏区；用所述第一类型的掺杂注入剂掺杂所述体区的部分，以形成与所述沟槽和倾斜上表面二者相邻的源区；以及在所述源区和所述体区的倾斜表面二者的至少部分上形成源接触件，以提供所述沟槽
栅晶体管。
[0067]优选地，在上述方法中，所述倾斜表面远离所述沟槽向所述漏区延伸。优选地，在上述方法中，所述沟槽形成于所述半导体衬底的中心区域。优选地，在上述方法中，所述暴露的特征在于所述至少一个开口与所述晶体管的边界相邻。优选地，在上述方法中，所述倾斜表面是包围所述沟槽的连续表面。优选地，在上述方法中，所述暴露通过LOCOS工艺进行。优选地，在上述方法中，所述掺杂所述体区的部分包括用所述第二类型的掺杂注入剂进一步掺杂所述源区，由此使所述源区成形。优选地，在上述方法中，所述形成源接触件进一步包括形成到所述漏区的漏接触件。优选地，在上述方法中，漏接触件沉积于所述初始半导体衬底结构上。优选地，在上述方法中，所述第一类型的掺杂注入剂是P型注入剂，且所述第二类型的掺杂注入剂是N型注入剂。优选地，在上述方法中，所述第一类型的掺杂注入剂是N型注入剂，且所述第二类型的掺杂注入剂是P型注入剂。
[0068]根据本发明另一个方面，提供一种沟槽栅晶体管，其由包括以下步骤的方法制造:提供具有半导体衬底的初始半导体衬底结构，所述半导体衬底的上表面覆盖以氧化物电介质层，所述氧化物电介质层上具有掩模，其中所述半导体衬底掺杂有第一类型的掺杂注入剂；通过所述掩模中的至少一个开口将所述氧化物电介质层暴露于氧化气氛，从而形成包含所述氧化物电介质层和所述半导体衬底的牺牲区的电介质区，其中所述电介质区形成所述半导体衬底上的倾斜上表面；形成延伸穿过所述电介质区且部分进入所述半导体衬底的沟槽；在所述沟槽中沉积栅绝缘体和导电栅电极，所述栅绝缘体提供所述导电栅电极与半导体衬底之间的电介质隔板；去除所述电介质区以暴露所述半导体衬底的倾斜上表面；用与所述第一类型的掺杂注入剂相反的第二类型的掺杂注入剂掺杂与所述沟槽和倾斜上表面二者相邻的所述半导体衬底的区域，由此将所述半导体衬底划分为体区和漏区；用所述第一类型的掺杂注入剂掺杂所述体区的部分，以形成与所述沟槽和倾斜上表面二者相邻的源区；以及在所述源区和所述体区的倾斜表面二者的至少部分上形成源接触件。
[0069]优选地，在上述沟槽栅晶体管中，所述倾斜表面远离所述沟槽向所述漏区延伸。优选地，在上述沟槽栅晶体管中，所述沟槽形成于所述半导体衬底的中心区域。优选地，在上述沟槽栅晶体管中，所述倾斜表面是包围所述沟槽的连续表面。
[0070]根据本发明又一个方面，提供一种沟槽栅晶体管，其由半导体衬底形成，所述半导体衬底的上表面覆盖以氧化物电介质层，所述沟槽栅晶体管包括:漏区；体区；源区；和沟槽，所述沟槽衬以栅绝缘体，所述栅绝缘体将所述沟槽中形成的导电栅电极与所述体区电绝缘，其中所述体区具有远离所述沟槽向所述漏区延伸的倾斜上表面，并且其中所述倾斜上表面利用通过掩模中的至少一个开口将所述氧化物电介质层暴露于氧化气氛形成，由此形成电介质区，所述电介质区包括所述氧化物电介质层和所述半导体衬底的牺牲区。
[0071]优选地，在上述沟槽栅晶体管中，所述暴露通过LOCOS工艺进行。优选地，在上述沟槽栅晶体管中，所述沟槽形成于所述半导体衬底的中心区域。优选地，在上述沟槽栅晶体管中，所述倾斜表面是包围所述沟槽的连续表面。
【权利要求】
1.一种沟槽栅晶体管，其由包括以下步骤的方法制造: 提供具有半导体衬底的初始半导体衬底结构，所述半导体衬底的上表面覆盖以氧化物电介质层，所述氧化物电介质层上具有掩模，其中所述半导体衬底掺杂有第一类型的掺杂注入剂； 通过所述掩模中的至少一个开口将所述氧化物电介质层暴露于氧化气氛，从而形成包含所述氧化物电介质层和所述半导体衬底的牺牲区的电介质区，其中所述电介质区形成所述半导体衬底上的倾斜上表面； 形成延伸穿过所述电介质区且部分进入所述半导体衬底的沟槽； 在所述沟槽中沉积栅绝缘体和导电栅电极，所述栅绝缘体提供所述导电栅电极与半导体衬底之间的电介质隔板； 去除所述电介质区以暴露所述半导体衬底的倾斜上表面； 用与所述第一类型的掺杂注入剂相反的第二类型的掺杂注入剂掺杂与所述沟槽和倾斜上表面二者相邻的所述半导体衬底的区域，由此将所述半导体衬底划分为体区和漏区；用所述第一类型的掺杂注入剂掺杂所述体区的部分，以形成与所述沟槽和倾斜上表面二者相邻的源区；以及 在所述源区和所述体区的倾斜表面二者的至少部分上形成源接触件。
2.如权利要求1的沟槽栅晶体管，其中所述倾斜表面远离所述沟槽向所述漏区延伸。
3.如权利要求2的沟槽栅晶体管，其中所述沟槽形成于所述半导体衬底的中心区域。
4.如权利要求2的沟槽栅晶体管，其中所述倾斜表面是包围所述沟槽的连续表面。
5.一种沟槽栅晶体管，其由半导体衬底形成，所述半导体衬底的上表面覆盖以氧化物电介质层，所述沟槽栅晶体管包括: 漏区； 体区； 源区；和 沟槽，所述沟槽衬以栅绝缘体，所述栅绝缘体将所述沟槽中形成的导电栅电极与所述体区电绝缘， 其中所述体区具有远离所述沟槽向所述漏区延伸的倾斜上表面，并且其中所述倾斜上表面利用通过掩模中的至少一个开口将所述氧化物电介质层暴露于氧化气氛形成，由此形成电介质区，所述电介质区包括所述氧化物电介质层和所述半导体衬底的牺牲区。
6.如权利要求5的沟槽栅晶体管，其中所述暴露通过LOCOS工艺进行。
7.如权利要求5的沟槽栅晶体管，其中所述沟槽形成于所述半导体衬底的中心区域。
8.如权利要求6的沟槽栅晶体管，其中所述倾斜表面是包围所述沟槽的连续表面。
【文档编号】H01L21/336GK103872122SQ201210529697
【公开日】2014年6月18日 申请日期:2012年12月10日 优先权日:2012年12月10日
【发明者】王培林, E·D·德弗莱萨特, 李文漪 申请人:飞思卡尔半导体公司