专利名称：半导体器件制造方法
技术领域：
本公开内容涉及制造半导体器件的方法，尤其是通过使用半导体衬底的表面上的绝缘层作为抛光停止部的、具有超结(supper junction)结构的半导体器件。
背景技术：
已知具有超结结构的半导体器件具有低导通电阻和高击穿电压。在超结结构中，P型区和η型区形成在n+型衬底中，并且交替地设置在衬底的表面方向上。JP-A-2010-118536公开了一种用于减小击穿电压变化量的具有这种超结结构的半导体器件的制造方法。JP-A-2010-118536中所公开的方法如下。首先，制备半导体衬底(即，半导体晶片)。半导体衬底包括n+型衬底和外延生长在衬底上的n_型半导体层。半导体衬底具有沿切割线分割的多个芯片区。然后，作为绝缘层的第一氧化物层形成在半导体衬底的主表面上。接着，对第一氧化物层进行构图，使得第一氧化物层可以仅留在切割线上。然后，作为绝缘层的第二氧化物层形成在半导体衬底的主表面上，使得切割线上的第一氧化物层可以被第二氧化物层覆盖。因此，在半导体衬底的主表面上的氧化物层的厚度(即，第一氧化物层和第二氧化物层的总厚度)在切割线上最大。接着，对第二氧化物层进行构图。然后，通过使用第二氧化物层作为掩模，以条纹图案在半导体衬底中形成沟槽。然后，通过使用氢氟酸进行湿法蚀刻，使得可以去除第二氧化物层而不去除第一氧化物层。因此，氧化物层(即，第一氧化物层)仅留在切割线上。如果氧化物层留在沟槽的开口附近，则难以用后续工艺中的外延层填充沟槽，并且外延层中还可能出现缺陷。然后，P型外延层外延生长在半导体衬底的主表面侧上，使得沟槽可以填充有外延层。因此，P型区(即，沟槽中的外延层)和η型区(S卩，夹在相邻沟槽之间的半导体衬底的部分)交替设置在半导体衬底的表面方向上。由此，形成了超结结构。然后，对半导体衬底的主表面侧上的外延层进行抛光，并且通过化学机械抛光(CMP)等对其进行平坦化。在该平坦化工艺中，第一氧化物层用作抛光停止部，以减小抛光表面相对于半导体衬底的主表面的倾斜。因此，从抛光表面到沟槽底部的距离(即，外延层的厚度)可以是均匀的。因此，当在后续工艺中将半导体衬底沿切割线划分成芯片时，每一芯片(B卩，每一半导体器件)可以具有几乎相同的击穿电压。然后，在通过使用氢氟酸去除主表面上的第一氧化物层和外延层之后，抛光掉主表面的预定厚度。然后，P型外延层再次形成在半导体衬底的主表面上。然后，对每一芯片区运用标准的半导体制造工艺。最后，将半导体衬底沿切割线划分成芯片。以此方式，制造了具有超结结构的半导体器件。在上述的常规制造方法中，以不同的制造工艺形成了在平坦化工艺中用作抛光停止部的第一氧化物层以及用作用于形成沟槽的掩模的第二氧化物层。
发明内容
鉴于上述，本公开内容的目的是提供一种制造半导体器件而无需进行仅形成抛光停止部的制造工艺的方法。根据本公开内容的一个方面，一种制造半导体器件的方法包括:制备具有前表面的半导体衬底、在所述前表面上形成电绝缘层、以及通过使用所述绝缘层作为掩模来在所述半导体衬底中形成沟槽，使得所述绝缘层的第一部分位于所述沟槽之间的所述前表面上且所述绝缘层的第二部分位于除所述沟槽之间以外的位置处的所述前表面上。所述方法还包括去除整个第一部分，并去除每一沟槽的开口周围的所述第二部分。所述方法还包括通过在所述前表面侧上外延生长外延层来用所述外延层填充所述多个沟槽。所述方法还包括通过使用所述第二部分作为抛光停止部对外延层9进行抛光来对所述前表面侧进行平坦化。
通过以下描述和附图，上述以及其它目的、特征和优点将会变得更加明显，其中类似的附图标记表示类似的元件。在附图中:图1A-1H是示出根据本公开内容的第一实施例制造半导体器件的工艺的示意图；图2A-2H是示出继图1A-1H的工艺之后的工艺的示意图；图3是示出用于制造半导体器件的半导体衬底的局部平面图的示意图；图4是示出图3中的区域IV的放大图的示意图；图5是示出氢退火温度与氧化物层变化之间的关系的示意图；图6是示出氢退火时间与氧化物层变化之间的关系的示意图；图7是在氢退火和外延生长过程中的状态示意图；图8是示出第一评估实验的结果以评估由使用氧化物层作为抛光停止部的方法制造的半导体衬底的抛光量的变化量的示意图；图9是示出第二评估实验的结果以评估由不使用氧化物层作为抛光停止部的方法制造的半导体衬底的抛光量的变化量的示意图；图10是示出在评估了抛光量的变化量的半导体衬底上的点的示意图；图11是示出图2E的放大图且示出半导体衬底的前表面的抛光量的示意图；图12是示出根据本发明的第二实施例制造半导体器件的工艺的示意图；图13A-13H是示出根据本公开内容的第三实施例制造半导体器件的工艺的示意图；以及图14A-14F是示出根据本公开内容的第四实施例制造半导体器件的工艺的示意图。
具体实施例方式(第一实施例)下面将参照附图描述本公开内容的第一实施例。根据第一实施例，制造了具有超结结构的半导体器件。在超结结构中，η型区和P型区形成在n+型衬底上，并且交替设置在衬底的表面方向上。图1A-1H和图2A-2H是示出制造半导体器件的工艺的示意图。具体而言，图ΙΑ、1C、IE、1G、2A、2C、2E和2G分别是第一至第八制造工艺中的半导体器件的截面图。图川、10、1 、1!1、28、20、2 和2!1分别是第一至第八制造工艺中的半导体器件的顶视图。值得注意的是，为了便于理解，给每一顶视图中的氧化物层加上影线。在图1A和IB中所示的第一制造工艺中，制备半导体衬底(即，半导体晶片)3。半导体衬底3包括n+型衬底I和外延生长在衬底I上的n_型半导体层2。如图3中所示，半导体衬底3具有由切割线4分割的芯片区5。在图1A-1H和图2A-2H中，仅示出了半导体衬底3的一个芯片区5。然后，氧化物层6 (BP,电绝缘层)形成在半导体衬底3的前表面3a上。例如，氧化物层6可以通过诸如湿氧化或干氧化等热氧化、或通过化学真空沉积(CVD)而形成。在进行了 CVD之后，可以进行热处理来使氧化物层6硬化。例如，在第一制造工艺中，氧化物层6可以形成为200nm的厚度。此外,氧化物层7形成在半导体衬底3的背表面3b上。背表面3b与前表面3a相对。氧化物层7用于减少向外扩散。半导体衬底3的前表面3a是半导体层2的远离衬底I侧的表面。半导体衬底3的背表面3b是衬底I的远离半导体层2侧的表面。半导体衬底3的前表面3a上的氧化物层6的厚度均匀并不总是必要的。例如，氧化物层6在后续工艺中形成的沟槽8之间的位置处可以比在半导体衬底3的前表面3a上的任何其它位置处更薄。接着，在图1C和ID中所示的第二制造工艺中，对氧化物层6进行构图，使得氧化物层6可以在与沟槽8相对应的位置处具有在后续工艺中形成的开口。然后，通过使用构图的氧化物层6作为蚀刻掩模来进行半导体层2的各向异性刻蚀，诸如反应离子刻蚀(RIE)等。作为各向异性蚀刻的结果，沟槽8形成在半导体层2中。沟槽8在预定方向上延伸且以条纹(stripe)图案设置。例如，在半导体衬底3 的前表面3a上的相邻沟槽8之间的分离距离可以是4微米(即，4μπι)。图4是图3中的区域IV的放大图，并示出了在图1E和IF中所示的第三制造工艺完成之后的状态。如图4中所示，第一距离dl是在沟槽8的纵向方向上切割线4的中心线4a与沟槽8之间的距离，并且第二距离d2是在沟槽8的宽度方向上中心线4a与沟槽8之间的距离。例如，第一距离dl和第二距离d2中的每一个的范围可以从数十到数百微米(Um)0另外，根据第一实施例，沟槽8的底部位于半导体层2中。换言之，沟槽8不到达衬底I。位于半导体衬底3的前表面3a上的沟槽8之间的氧化物层6在下文中有时简称为氧化物层6的“第一部分6a”，位于除半导体衬底3的前表面3a上的沟槽8之间以外的位置处的氧化物层6在下文中有时简称为氧化物层6的“第二部分6b”。接着，在图1E和IF中所示的第三制造工艺中，去除了位于沟槽8的开口附近的氧化物层6。具体而言，完全去除第一部分6a并部分去除第二部分6b，从而第二部分6b可以留在芯片区5的外边缘上。换句话说，去除了每个沟槽8的开口周围的第二部分6b。因此，沟槽8的开口可以被第二部分6b隔开并被第二部分6b围绕。如图4中所示，第二部分6b不仅留在芯片区5的外边缘上，而且还留在切割线4上。具体而言，在图1E和IF中所示的第三制造工艺中，通过在非还原性气氛下进行退火来去除位于沟槽8的开口附近的氧化物层6。例如，进行氢退火。图5示出了氢退火温度与氧化物层变化之间的关系。图6示出了氢退火时间与氧化物层变化之间的关系。在图5和6中，氧化物层变化表示在平行于半导体衬底3的前表面3a的方向上氧化物层6的长度减小。图5和6中所示的关系是基于氧化物层6的厚度为200nm且氢退火在80托的压力下进行的前提。图5中所示的关系是基于氢退火时间为10分钟(S卩，IOmin)的前提。图6中所示的关系是基于氢退火温度为1170° C的前提。从图5中可以看出，氧化物层变化随着氢退火温度的增大而增大。另外，从图6中可以看出，氧化物层变化随着氢退火时间的增大而增大。如上所述，根据第一实施例，在半导体衬底3的前表面3a上的沟槽8之间的分离距离为4 μ m。在这种情况下，例如，通过在1100° C的氢退火温度下进行10分钟氢退火时间的氢退火，可以完全去除第一部分6a同时去除沟槽8的开口周围的第二部分6b。或者，通过在1170° C的氢退火温度下进行2分钟氢退火时间的氢退火，可以完全去除第一部分6a同时去除沟槽8的开口周围的第二部分6b。以这种方式，通过适当地调节氢退火温度和氢退火时间，可以去除位于沟槽8的开口附近的氧化物层6，同时留下芯片区5的外边缘上的氧化物层6。图7是在氢退火和稍后描述的外延生长期间的状态图。如图7中所示，当进行氢退火时，仅引入氢。为了减少沟槽8的侧壁中的缺陷，优选地在80托或更小的压力下进行氢退火。接着，在图1G和IH中所不的弟四制造工艺中，P型外延层9生长在半导体衬底3的前表面3a侧上，使得每个沟槽8可以填充有外延层9。根据第一实施例，生长外延层9直到沟槽8完全填充有外延层9并且在半导体衬底3的前表面3a上的外延层9可以具有约Iym至约10 μ m的厚度。例如，如本发明人提交的日本专利申请N0.2004-352010中所公开的，可以向半导体衬底3提供硅源气体和卤化物气体的混合气体来生长外延层9。例如，硅源气体可以是硅烷(SiH4)、乙硅烷(Si2H6)、二氯硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)或四氯化硅(SiCl4)。特别地,硅源气体优选地为二氯硅烷、三氯硅烷或四氯化硅。例如，卤化物气体可以是氯化氢(HC1)、氯气(Cl2)、氟气(F2)、三氟化氯(C1F3)、氟化氢(HF)或溴化氢(HBr)。优选地可以在反应控制下进行外延层9的生长。特别地，当使用硅烷或乙硅烷作为硅源气体时，优选地在950° C或更低的温度下进行外延层9的生长。当使用二氯硅烷作为硅源气体时，优选地在1100° C或更低的温度下进行外延层9的生长。当使用三氯硅烷作为硅源气体时，优选地在1150°C或更低的温度下进行外延层9的生长。当使用四氯化硅作为硅源气体时，优选地在1200° C或更低的温度下进行外延层9的生长。当在从正常到IOOPa的真空度下进行外延层9的生长时，优选地在800° C或更高的温度下进行外延层9的生长。当在从IOOPa至I X IO-5Pa的真空度下进行外延层9的生长时，优选地在600° C或更高的温度下进行外延层9的生长。通过在上述条件下进行外延层9的生长，可以确保沟槽8填充有外延层9。另外，由于将含有卤化物气体的混合气体用于外延层9的生长，外延层9不太可能生长在氧化物层6上。即，可以选择性地进行外延层9的生长。因此，能够防止具有缺陷的外延层9形成在氧化物层6上。接着，在图2A和2B中所示的第五制造工艺中，通过化学机械平坦化(CMP)等对外延层9进行抛光，来使半导体衬底3的前表面3a侧平坦化。在第五制造工艺中可以使用具有从约50至约200抛光选择性的抛光液(即，浆料)。抛光选择性是抛光半导体衬底3的第一速率与抛光氧化物层6的第二速率的比。例如，抛光液可以是P1000。继续进行前表面3a侧的平坦化，直到在外延层9变得与第二部分6b齐平。S卩，第二部分6b用作停止前表面3a侧的平坦化的抛光停止部。在这种方案中，减小或防止了抛光表面相对于半导体衬底3的前表面3a倾斜。因此，可以减小或防止每个芯片区5中从抛光表面到沟槽8底部的距离(B卩，外延层9的厚度)
的变化量。本发明人已经进行了一项实验以确定当在从300hPa至600hPa的腔室压力下进行平坦化从150秒至400秒的抛光时间时氧化物层6是否可以用作用于平坦化的抛光停止部。实验结果表明，当氧化物层6在平坦化之前的厚度至少为50nm时，氧化物层6可以用作用于平坦化的抛光停止部。基于这个结果，根据第一实施例，在图1A和图1B中所示的第一制造工艺中，厚度为200nm的氧化物层6形成在半导体衬底3的前表面3a上。值得注意的是，当在图1E和IF中所示的第三制造工艺中进行氢退火时，不仅在平行于半导体衬底3的前表面3a的方向上去除了氧化物层6，而且还在垂直于半导体衬底3的前表面3a的方向上(即，氧化物层6的厚度方向上)去除了氧化物层6。本发明人已经进行了另一项实验并且已经发现由于氢退火所致的氧化物层变化(即，由于氢退火所致的氧化物层6的长度的减小)在氧化物层6的厚度方向上比在平行于半导体衬底3的前表面3a的方向上要小得多。例如，根据其它实验的结果，当进行氢退火以使得在平行于半导体衬底3的前表面3a的方向上的氧化物层6的长度减小约20 μ m时，在氧化物层6的厚度方向上的氧化物层6的长度减小约0.025 μ m。基于上述理由，当氧化物层6在平坦化之前的厚度为200nm时，确保氧化物层6可以用作用于平坦化的抛光停止部。接着，在图2C和2D中所示的第六制造工艺中，通过使用氢氟酸等去除留在半导体衬底3的前表面3a上的第二部分6b。接着，在图2E和2F中所示的第七制造工艺中，再次对半导体衬底3的前表面3a侧进行平坦化，以使得可以完全去除留在半导体衬底3的前表面3a上的外延层9，并使得可以抛光掉预定量的半导体衬底3的前表面3a。例如，在第七制造工艺中，可以抛光掉约Iym至2 μ m的量的前表面3a，以使得半导体层2的厚度可以减小约I μ m至2 μ m。去除预定量的半导体衬底3的前表面3a的原因在于沟槽8中的外延层9中的缺陷很可能出现在沟槽8的开口附近。作为第七制造工艺的结果，具有P型区(即，在沟槽8中的外延层9)和η型区(即，在沟槽8之间的半导体层2)的超结结构形成在半导体衬底3中。如上所述，在结束图2Α和2Β中所示的第五制造工艺之后，减小或防止了抛光表面相对于半导体衬底3的前表面3a的倾斜。因此，在结束图2E和2D中所示的第七制造工艺之后，减小或防止了抛光表面相对于半导体衬底3的前表面3a的倾斜。接着，在图2G和2H中所不的弟八制造工艺中，P型外延层10形成在半导体衬底3的前表面3a上。虽然未在附图中示出，但是继第八制造工艺之后进行了标准的半导体制造工艺。然后，沿切割线4将半导体衬底3划分为多个芯片(B卩，半导体器件)。因此，可以制造具有超结结构的半导体器件。例如，半导体器件可以是沟槽栅MOSFET或平面栅M0SFET。值得注意的是，第一实施例中的η.型和η—型对应于权利要求中的第一导电类型，而P—型对应于权利要求中的第二导电类型。如上所述，根据第一实施例，氧化物层6 (B卩，第二部分6b)用作用于图2A和2B中所示的第五制造工艺中进行的平坦化的抛光停止部。在这种方案中，在结束图2A和2B中所示的第五制造工艺之后，减小或防止了抛光表面相对于半导体衬底3的前表面3a的倾斜。因此，可以减小或防止每个芯片区5中从抛光表面到沟槽8底部的距离(B卩，外延层9的厚度)的变化量。因此，在结束图2E和2F中所示的第七制造工艺之后，减小或防止了抛光表面相对于半导体衬底3的前表面3a的倾斜。本发明人已经进行了第一评估实验来评估由根据第一实施例的方法制造的(SP，通过使用氧化物层6作为抛光停止部而制造的)半导体器件的半导体衬底3的前表面3a的抛光量的变化量。图8示出了第一评估实验的结果。在第一评估实验中，变化量表示为平均值(即，均值)加上或减去三倍标准偏差(即，3σ )。在第一实验中，如图10中所示，在进行图2E和2F中所示的第七制造工艺以使得在中心点C处的抛光量变为1.8 μ m之后，在半导体衬底3上的五个点C、T、B、L、R处测量抛光量。在第一评估实验中，评估了作为样品的41块半导体衬底3。同样地，本发明人已经进行了第二评估实验来评估由未使用氧化物层6作为抛光停止部的方法制造的半导体器件的半导体衬底3的前表面3a的抛光量的变化量。图9示出了的第二评估实验的结果。在第二实验中，如图10中所示，在进行图2E和2F中所示的第七制造工艺以使得在中心点C处的抛光量变为1.8 μ m之后，在半导体衬底3上的五个点C、T、B、L、R处测量抛光量。在第二评估实验中，评估了作为样品的33块半导体衬底3。如图11中所示，抛光量是在图2E和2F中所示的第七制造工艺中抛光掉的前表面3a的量。如图9中所示，当氧化物层6未被用作抛光停止部时，变化量是-3.14±5.27μπι。相比之下，如图8中所示，当氧化物层6被用作抛光停止部时，变化量减小至-0.95 ± 1.18 μ m。根据第一实施例，形成在半导体衬底3的前表面3a上的氧化物层6不仅用作用于形成沟槽8的掩模，而且还用作用于平坦化的抛光停止部。在这种方案中，不需要仅形成抛光停止部的制造工艺。另外，在图1E和IF中所示的第三制造工艺中，通过原本用于去除形成在沟槽8中的自然氧化物层的氢退火来去除位于沟槽8的开口附近的氧化物层6。因此，不需要用于去除氧化物层6的额外制造工艺。另外，去除位于沟槽8的开口附近的氧化物层6，以使得第二部分6b不仅可以留在芯片区5的外边缘上而且还可以留在切割线4上。在这种方案中，增大了用作抛光停止部的第二部分6b的总面积，以确保减小或防止抛光表面相对于半导体衬底3的前表面3a的倾斜。(第二实施例)以下参照图12描述了本公开内容的第二实施例。图12是示出根据第二实施例的半导体器件的放大顶视图的示意图。具体而言，图12对应于图1F，并且示出了根据第二实施例的半导体器件的第三制造工艺。第一实施例与第二实施例之间的差别如下。如上所述，根据第一实施例，在第三制造工艺中进行氢退火，以使得第二部分6b不仅可以留在芯片区5的外边缘上还可以留在切割线4上。与之相比，根据第二实施例，在第三制造工艺进行氢退火，以使得第二部分6b仅留在切割线4上。换言之，根据第二实施例，通过在第三制造工艺中进行的氢退火完全去除了芯片区5上的第二部分6b。如上所述，根据第二实施例，第二部分6b仅留在切割线4上。即使在这种情况下，第二部分6b也可以被用作用于停止半导体衬底3的前表面3a侧的平坦化的抛光停止部。因此，第二实施例可以实现与第一实施例相同或类似的效果。(第三实施例)以下参照图13A-13H描述了本公开内容的第三实施例。图13A-13H是示出根据第三实施例的半导体器件的制造工艺的示意图。具体而言，图13A、13C、13E和13G分别是第一至第四制造工艺中的半导体器件的截面图。图13B、13D、13F和13H分别是第一至第四制造工艺中的半导体器件的顶视图。值得注意的是，为了便于理解，给每个顶视图中的光致抗蚀剂加上影线。第一实施例与第三实施例之间的差别是去除氧化物层6的工艺。在图13A和13B中所示的第一制造工艺中，氧化物层6形成在半导体衬底3的前表面3a上。然后，光致抗蚀剂11形成在氧化物层6上。然后，对光致抗蚀剂11进行构图，以使得光致抗蚀剂11可以在形成沟槽8的沟槽区处具有开口。可以使用氮化物层来替代氧化物层6用作电绝缘层。接着，在图13C和13D中所示的第二制造工艺中，通过使用光致抗蚀剂11作为蚀刻掩模来进行半导体层2和氧化物层6的各向异性蚀刻。作为各向异性蚀刻的结果，沟槽8形成在半导体层2中。沟槽8在预定方向上延伸并以条纹图案设置。接着，在图13E和13F中所示的第三制造工艺中，通过使用光致抗蚀剂11作为蚀刻掩模进行各向同性蚀刻来去除位于沟槽8的开口附近的氧化物层6。例如，各向同性蚀刻可以是各向同性湿法蚀刻或使用氟气等的各向同性干法蚀刻。具体而言，第一部分6a被完全去除，并且第二部分6b被部分去除，以使得第二部分6b不仅可以留在芯片区5的外边缘上而且还可以留在切割线4上。换言之，去除了每个沟槽8的开口周围的第二部分6b，以使得沟槽8的开口可以被第二部分6b隔开并且被第二部分6b共同围绕。接着，在图13G和13H所示的第四制造工艺中，去除光致抗蚀剂11。因此，可以形成与第一实施例的图1E和IF中所示的相同的结构。在完成图13G和13H中所示的第四制造工艺之后，进行图1G和IH以及图2A-2H中所示的制造工艺。因此，可以制造具有超结结构的半导体器件。如上所述，根据第三实施例，通过各向同性蚀刻去除氧化物层6，以使得第二部分6b不仅可以留在芯片区5的外边缘上还可以留在切割线4上。因此，第三实施例可以实现与第一实施例相同或类似的效果。(第四实施例)以下参照图14A-14F描述本公开内容的第四实施例。图14A-14F是示出根据第四实施例的半导体器件的制造工艺的示意图。具体而言，图14A、14C和14E分别是第五至第七制造工艺中的半导体器件的截面图。图14B、14D和14F分别是第五至第七制造工艺中的半导体器件的顶视图。值得注意的是，为了便于理解，给每个顶视图中的氧化物层6(8卩，第二部分6b)加上影线。第一实施例与第四实施例之间的差别如下。根据第四实施例，进行图1A-1H中所示的第一至第四制造工艺。然后，在图14A和14B中所示的第五制造工艺中，通过使用第二部分6b作为用于停止前表面3a侧的平坦化的抛光停止部，利用第一抛光液使半导体衬底3的前表面3a侧平坦化。图14A和14B中所示的第五制造工艺与第一实施例的图2A和2B中所示的第五制造工艺是相同的。图14A和14B中所示的第五制造工艺在下文中简称为“第一平坦化工艺”。接着，在图14C和14D中所示的第六制造工艺中，利用第二抛光液同时对留在半导体衬底3的前表面3a上的第二部分6b和外延层9进行抛光，直到抛光掉预定厚度(例如，约Ιμ 至2μπι)的前表面3a。图14C和14D中所示的第六制造工艺在下文中简称为“第二平坦化工艺”。具体而言，在结束第一平坦化工艺之后，通过使用纯水进行冲洗工艺来去除第一抛光液。然后，通过使用第二抛光液来进行第二平坦化工艺。值得注意的是，第二抛光液的抛光选择性小于第一抛光液的抛光选择性。例如，第二抛光液的抛光选择性范围可以是从约0.5至约5。例如，第二抛光液可以是P-二氧化硅(P-silica)。通过使用具有这种抛光选择性的第二抛光液，可以同时对留在半导体衬底3的前表面3a上的第二部分6b和外延层9进行抛光。
接着，在图14E和14F中所不的弟七制造工艺中，P型外延层10形成在半导体衬底3的前表面3a上。虽然未在附图中示出，但是继第七制造工艺之后进行标准的半导体制造工艺。然后，沿切割线4将半导体衬底3划分成多个芯片(B卩，半导体器件)。因此，可以制造具有超结结构的半导体器件。如上所述，根据第二实施例，同时对留在半导体衬底3的前表面3a上的第二部分6b和外延层9进行抛光，直到抛光掉预定厚度的前表面3a。在这种方案中，不需要仅去除第二部分6b的制造工艺。(变形例)虽然已经参照本公开内容的实施例对本公开内容进行了描述，但是应当理解本公开内容并不限于上述实施例和构造。本公开内容旨在涵盖各种变形例和等同设置。此外，虽然各种组合和配置，但是包括更多、更少或仅单个要素的其它组合和配置也在本公开内容的精神和范围之内。例如，沟槽8的底部可以位于n+型衬底I中。本公开内容可以应用于制造除了具有超结结构的半导体器件以外的半导体器件的方法。例如，本公开内容可以应用于制造用于检测压力的MEMS传感器等的方法。在非还原性气氛下所进行退火并不限于氢退火。例如，氮退火可以替代氢退火。
权利要求
1.一种制造半导体器件的方法，所述方法包括: 制备具有前表面(3a)的半导体衬底(3)； 在所述前表面(3a )上形成电绝缘层(6 ); 通过使用所述绝缘层(6)作为掩模来在所述半导体衬底(3)中形成多个沟槽(8)，以使得所述绝缘层(6)的第一部分(6a)位于相邻沟槽(8)之间的所述前表面(3a)上，并且使得所述绝缘层(6)的第二部分(6b)位于除了相邻沟槽(8)之间以外的位置处的所述前表面(3a)上； 通过完全去除所述第一部分(6a)并部分地去除所述第二部分(6b)来去除所述绝缘层(6)，以使得所述多个沟槽(8)中的每一个的开口周围的所述第二部分(6b)被去除； 通过在所述前表面(3a)侧上外延生长外延层(9)，而利用所述外延层(9)填充所述多个沟槽(8)，以及 通过使用所述第二部分(6b)作为抛光停止部对所述外延层(9)进行抛光，而对所述前表面(3a)侧进行平坦化。
2.根据权利要求1所述的方法，其中: 所述形成所述绝缘层(6)包括形成氧化物层，并且 所述去除所述绝缘层(6)包括在非还原性气氛中对所述绝缘层(6)进行退火。
3.根据权利要求1所述 的方法，还包括: 在形成所述多个沟槽(8 )之前，在所述绝缘层(6 )上形成抗蚀剂(11)，其中: 所述形成所述多个沟槽(8 )包括不仅使用所述绝缘层(6 )还使用所述抗蚀剂(11)作为所述掩模，并且 所述去除所述绝缘层(6)包括通过使用所述抗蚀剂(11)作为所述掩模而对所述绝缘层(6)进行各向同性蚀刻。
4.根据权利要求1所述的方法，其中: 所述制备所述半导体衬底(3)包括制备具有由切割线(4)分割的多个芯片区(5)的半导体晶片，并且 所述去除所述绝缘层(6 )包括在所述切割线(4 )上留下所述第二部分(6b )。
5.根据权利要求1所述的方法，其中: 所述对所述前表面(3a)侧进行平坦化包括进行第一平坦化工艺和第二平坦化工艺， 所述进行所述第一平坦化工艺包括通过使用所述第二部分(6b)作为所述抛光停止部来用第一抛光液对所述外延层(9)进行抛光， 所述进行所述第二平坦化工艺包括用第二抛光液同时对所述前表面(3a)上的所述第二部分(6b )和所述外延层(9 )进行抛光，直到抛光掉预定厚度的所述前表面(3a)， 所述第二抛光液的抛光选择性小于所述第一抛光液的抛光选择性，并且所述抛光选择性是抛光所述半导体衬底(3)的第一速率与抛光所述氧化物层(6)的第二速率的比。
6.根据权利要求1-5中任一项所述的方法，其中: 所述制备所述半导体衬底(3)包括制备第一导电类型的所述半导体衬底，并且所述填充所述多个沟槽(8)包括外延生长第二导电类型的所述外延层(9)，以使得超结结构配备有每个沟槽(8)内的所述外延层(9)和相邻沟槽(8)之间的所述半导体衬底(3)。
7.根据权利要求1-5中任一项所述的方法，其中:所述形成所述绝缘 层(6)包括形成热氧化物层。
全文摘要
本发明公开了一种半导体器件制造方法。在所述半导体器件制造方法中，在半导体衬底(3)的前表面(3a)上形成绝缘层(6)。通过使用所述绝缘层(6)作为掩模来在所述衬底(3)中形成沟槽(8)，以使得所述绝缘层(6)的第一部分(6a)位于所述沟槽(8)之间的所述前表面(3a)上，并且使得所述绝缘层(6)的第二部分(6b)位于除了所述沟槽(8)之间以外的位置处的所述前表面(3a)上。去除整个所述第一部分(6a)，并去除每个沟槽(8)的开口周围的所述第二部分(6b)。通过在所述前表面(3a)侧上外延生长外延层(9)，而利用所述外延层(9)填充所述沟槽(8)。通过使用剩余的所述第二部分(6b)作为抛光停止部，而对所述前表面(3a)侧进行抛光。
文档编号H01L21/304GK103177968SQ20121057501
公开日2013年6月26日 申请日期2012年12月26日 优先权日2011年12月26日
发明者江口浩次, 小田洋平, 足立信一 申请人:株式会社电装