用于嵌入式dram的替代栅多栅晶体管的制作方法
【专利摘要】存储器基元、存储器基元阵列以及制造嵌入式DRAM中的具有多栅晶体管的存储器基元的方法，所述多栅晶体管例如是完全耗尽的finFET或纳米线晶体管。所述存储器基元包括沟槽电容器、非平面晶体管以及将所述沟槽电容器电耦接到所述非平面晶体管的自对准硅化物互连。
【专利说明】用于嵌入式DRAM的替代栅多栅晶体管
【技术领域】
[0001]本发明涉及计算机存储器的制造。具体地，本发明涉及具有与常规平面SOI CMOS器件兼容的多栅晶体管的嵌入式DRAM的制造。
【背景技术】
[0002]嵌入式DRAM (“eDRAM”)是允许器件按比例缩小至45nm节点以及超过45nm节点的存储器技术。其密集程度比SRAM高大约三倍。此外，完全耗尽的(未掺杂沟道)多栅器件(FinFET、三栅和纳米线)允许CMOS器件继续按比例缩小经过22nm节点。这种器件结构提供了晶体管沟道与相邻基元(cell)的改善的静电屏蔽。这种改善的屏蔽可以降低泄漏并且改善保持时间。
【发明内容】
[0003]本发明的示例性实施例是一种形成存储器基元(memory cell)晶体管的方法。所述方法包括在衬底内形成沟槽电容器。所述方法还包括在所述衬底内形成非平面晶体管。所述方法进一步包括形成将所述沟槽电容器电耦接到所述非平面晶体管的自对准硅化物互连。
[0004]本发明的另一示例性实施例是一种存储器基元。所述存储器基元包括沟槽电容器、非平面晶体管以及将所述沟槽电容器电耦接到所述非平面晶体管的自对准硅化物互连。
[0005]本发明的又一示例性实施例是一种存储器阵列。所述存储器阵列包括多个DRAM存储器基元。每一个所述DRAM存储器基元包括沟槽电容器、非平面晶体管以及将所述沟槽电容器电耦接到所述非平面晶体管的自对准硅化物互连。所述存储器阵列还包括处理器。所述处理器和所述多个DRAM基元都形成在单片硅衬底中。
【专利附图】
【附图说明】
[0006]在说明书的结论处的权利要求中特别指出并且清楚地要求保护被认为是本发明的主题。从以下结合附图给出的详细描述，本发明的前述及其它目的、特征和优点是显而易见的，在附图中:
[0007]图1A示出了作为本发明所预期的存储器阵列的一部分的存储器基元的示例性实施例。
[0008]图1B示出了用于对存储器基元进行存取的示例性晶体管栅极组件和沟道。
[0009]图2示出了本发明所预期的制造存储器基元的方法的示例性实施例。
[0010]图3A示出了根据本发明实施例、位于衬底上的绝缘层上方的绝缘体上硅层的平面图。
[0011]图3B示出了图3A的横截面图。
[0012]图3C示出了图3A的等距横截面图。[0013]图4A示出了根据本发明实施例在SOI层上鳍(fin)硬掩膜的形成。
[0014]图4B示出了图4A的横截面图。
[0015]图4C示出了图4A的等距横截面图。
[0016]图5A示出了根据本发明实施例在鳍硬掩膜上衬垫层(pad layer)的形成。
[0017]图5B示出了图5A的横截面图。
[0018]图5C示出了图5A的等距横截面图。
[0019]图6A示出了根据本发明实施例的沟槽电容器和STI层的形成。
[0020]图6B示出了图6A的横截面图。
[0021]图6C示出了图6A的等距横截面图。
[0022]图6D示出了图6A的特写横截面图。
[0023]图7A示出了根据本发明实施例在衬垫层和STI层上方抗蚀剂层的形成。
[0024]图7B示出了图7A的横截面图。
[0025]图7C示出了图7A的等距横截面图。
[0026]图7D示出了图7A的特写横截面图。
[0027]图8示出了根据本发明实施例、若干层的部分去除以形成隔离沟槽。
[0028]图8B示出了图8A的横截面图。
[0029]图8C示出了图8A的等距横截面图。
[0030]图8D示出了图8A的特写横截面图。
[0031]图9A示出了根据本发明实施例在隔离沟槽中STI层的进一步形成。
[0032]图9B示出了图9A的横截面图。
[0033]图9C示出了图9A的等距横截面图。
[0034]图9D示出了图9A的特写横截面图。
[0035]图1OA示出了根据本发明实施例在衬垫层和STI层上方伪栅极层的形成。
[0036]图1OB示出了图1OA的横截面图。
[0037]图1OC示出了图1OA的等距横截面图。
[0038]图1OD示出了图1OA的特写横截面图。
[0039]图1lA示出了根据本发明实施例通过对伪栅极层的图案化形成伪栅极。
[0040]图1IB示出了图1IA的横截面图。
[0041]图1lC示出了图1lA的等距横截面图。
[0042]图1lD示出了图1lA的特写横截面图。
[0043]图12A示出了根据本发明实施例的自对准硅化物互连的形成。
[0044]图12B示出了图12A的横截面图。
[0045]图12C示出了图12A的等距横截面图。
[0046]图12D示出了图12A的特写横截面图。
[0047]图13A示出了根据本发明实施例的电介质层的沉积。
[0048]图13B示出了图13A的横截面图。
[0049]图13C示出了图13A的等距横截面图。
[0050]图13D示出了图13A的特写横截面图。
[0051]图14A示出了根据本发明实施例的伪栅极的去除以形成栅极沟槽。[0052]图14B示出了图14A的横截面图。
[0053]图14C示出了图14A的等距横截面图。
[0054]图14D示出了图14A的特写横截面图。
[0055]图15A示出了根据本发明实施例在SOI层中晶体管沟道的蚀刻。
[0056]图15B示出了图15A的横截面图。
[0057]图15C示出了图15A的等距横截面图。
[0058]图15D示出了图15A的特写横截面图。
[0059]图16A示出了根据本发明实施例的侧壁间隔物(spacer)的形成。
[0060]图16B示出了图16A的横截面图。
[0061]图16C示出了图16A的等距横截面图。
[0062]图16D示出了图16A的特写横截面图。
[0063]图17A示出了根据本发明实施例的晶体管栅极组件的形成。
[0064]图17B示出了图17A的横截面图。
[0065]图17C示出了图17A的等距横截面图。
[0066]图18A示出了根据本发明实施例的晶体管栅极组件钝化层的形成。
[0067]图18B示出了图18A的横截面图。
[0068]图18C示出了图18A的等距横截面图。
[0069]图18D示出了图18A的特写横截面图。
[0070]图19A示出了根据本发明实施例的栅极接触的形成。
[0071]图19B示出了图19A的横截面图。
[0072]图20A示出了根据本发明实施例的存储器基元的示例性实施例的形成，所述存储器基元包括纳米线多栅器件。
[0073]图20B示出了图20A的横截面图。
【具体实施方式】
[0074]参考本发明的实施例描述本发明。贯穿本发明的说明书，参考图1-20。所述图包括伴有字母的数字，字母表示同一物体的不同透视图。除非另外注明，以下描述适用。标记有A的图示出平面图。标记有B的图示出横截面图。标记有C的图示出等距横截面图。标记有D的图示出特写横截面图。
[0075]如下文中详细讨论的，本发明的实施例包括存储器基元、存储器基元阵列以及制造嵌入式DRAM中的可以使用多栅晶体管的存储器基元的方法。
[0076]图1A-B示出了作为存储器阵列103的一部分的存储器基元102的示例性实施例。存储器阵列103可以包括多个存储器基元102和处理器。在一个实施例中，存储器基元102是DRAM存储器基元。处理器和所述多个存储器基元102可以都形成在同一单片硅衬底中。注意，即使以下描述提及了单个存储器基元，但是应当理解，该存储器基元可以是具有相似或相同存储器基元的存储器阵列103的一部分。
[0077]在本发明的一个实施例中，所述存储器基元包括沟槽电容器104、非平面晶体管106以及将沟槽电容器104电耦接到非平面晶体管106的自对准硅化物互连108。非平面晶体管106可以包括晶体管栅极组件110和晶体管沟道112。晶体管栅极组件110可以具有被耦接到晶体管沟道112的多个栅极表面114。在一个实施例中，非平面晶体管106是finFET 器件。
[0078]图2示出了根据本发明的制造半导体结构的方法202的示例性实施例。在一个实施例中，方法202包括:在衬底内形成沟槽电容器的电容器形成步骤204，在衬底内形成非平面晶体管的晶体管形成步骤206，以及形成将沟槽电容器电耦接到非平面晶体管的自对准硅化物互连的硅化物形成步骤208。方法202还可以包括:在沟槽电容器上方形成浅沟槽隔离电介质的STI形成步骤210，以及形成在沟槽电容器上方经过(pass)的信号线的信号线形成步骤212。在信号线形成步骤212中，信号线可以通过在STI形成步骤210中形成的浅沟槽隔离电介质而与沟槽电容器分隔开。方法202进一步可以包括去除浅沟槽隔离电介质的一部分以露出沟槽电容器的暴露表面的去除步骤214。在一个实施例中，所述自对准硅化物互连至少部分地形成在所述沟槽电容器的暴露表面上。通过图3-20以及伴随它们的描述来详细解释方法202及其所有步骤。
[0079]图3A-C示出了衬底306上的绝缘体层304上方的绝缘体上硅(“SOI”)层302。SOI层302可以通过本发明所预期的SOI减薄工艺形成。本领域普通技术人员将认识到用于形成SOI层302的各种常规技术。一种形成SOI层302的示例性方法是对硅衬底进行氧化、之后使用稀释的氢氟酸进行湿法蚀刻。在一个实施例中，SOI层302的目标厚度为约25nm。
[0080]图4A-C示出了在SOI层302上形成鳍硬掩膜402。在一个实施例中，通过在SOI层302上沉积二氧化硅层、氮化硅层、氧化铪层、氧化铝层或其它适当的材料层，形成鳍硬掩膜402。在另一个实施例中，通过将最终的减薄氧化物留在适当的位置，形成鳍硬掩膜402。本领域普通技术人员将认识到用于界定鳍硬掩膜图案的各种光刻和蚀刻技术，例如反应离子蚀刻。
[0081]图5A-D示出了在鳍硬掩膜402上形成衬垫层502。在一个实施例中，通过沉积氮化硅层形成衬垫层502。可以通过化学机械抛光来平面化衬垫层502。衬垫层502可以形成为在下文中描述的浅沟槽隔离氧化物的形成期间保护SOI层302。衬垫层502可以形成为具有这样的厚度:在形成浅沟槽隔离氧化物之后剩余约40nm。
[0082]图6A-D示出了沟槽电容器104和STI层602的形成。图6A_D也示出了上述方法202中的电容器形成步骤204和STI形成步骤210的例子。在一个实施例中，沟槽电容器可以是使用eDRAM的加工标准形成的深沟槽电容器。浅沟槽隔离电介质可以形成在沟槽电容器104上方，形成顶部与衬垫层502共面的二氧化硅或其它适当材料的STI层602。沟槽电容器104可以包括本领域普通技术人员已知的η+多晶硅或其它适当的材料。在一个实施例中，STI层602和衬垫层502的厚度为60nm，并且硬掩膜层为20nm。沟槽电容器104可以形成为使得沟槽电容器104的顶部与SOI层302的顶部共面。
[0083]图7A-D示出了在衬垫层502和STI层602上方形成抗蚀剂层702。在一个实施例中，通过直接在鳍硬掩膜402以及部分STI层602 二者上方直接形成抗蚀剂层702，进行有源区光刻。
[0084]图8A-D示出了部分地去除若干层以形成隔离沟槽802。在一个实施例中，进行反应离子蚀刻，去除未被抗蚀剂层保护的其它层的部分和抗蚀剂层502。可以去除衬垫层502,STI层602、深沟槽电容器104和SOI层302的未被保护的部分，向下直到绝缘层304，留下隔离沟槽802。[0085]图9A-D示出了进一步在隔离沟槽中形成STI层602。STI层602可以由氧化物构成。本领域普通技术人员将认识到适用于浅沟槽隔离的各种材料。在一个实施例中，也使用化学机械抛光来形成与衬垫层502共面的STI层602，将这两个层的厚度减小到40nm。
[0086]图10A-D示出了在衬垫层502和STI层602上方形成牺牲或“伪”栅层1002。在一个实施例中，伪栅极层1002可以包括氮化硅。在另一个实施例中，伪栅极层可以包括多晶硅。伪栅极层1002的适当厚度可以是40nm，但是可以基于稍后形成的栅电极的期望高度选择该厚度。注意，原始厚度可以通过工艺流中的后续步骤改变，得到最终的期望厚度。
[0087]图1lA-D示出了通过对伪栅极层1002进行图案化形成伪栅极1102。在一个实施例中，使用光刻和反应离子蚀刻来对伪栅极1102进行图案化。所述反应离子蚀刻可以相对于STI层602中的材料是选择性的，使得STI层602保持完整。
[0088]图12A-D示出了自对准硅化物互连108的形成。图12A-D还示出了上述方法202的去除步骤214和硅化物形成步骤208的例子。在一个实施例中，使用非光刻制造工艺形成自对准硅化物互连108。为了形成硅化物互连108，可以通过离子注入以及之后通过退火处理进行掺杂剂激活来进行注入。离子注入可以包括例如砷或磷作为离子源以形成N-fet器件。在一个实施例中，硅化物互连108可以是Co20%Si，或者能够经受得住逻辑中的最后栅集成方案所需的温度并且可以采取双硅化物工艺。
[0089]在一个实施例中，可以在硅化物预清洁之后形成硅化物互连108。在预清洁期间，可以去除浅沟槽隔离电介质层602的一部分以露出沟槽电容器104的暴露表面。自对准娃化物互连108可以至少部分地形成在通过浅沟槽隔离电介质层602的被部分地去除的部分而露出的沟槽电容器104的所述暴露表面上。
[0090]如下文中所示例的，自对准娃化物互连108可以作为替代栅(replacement gate)工艺流的一部分形成，在替代栅工艺流中在非平面晶体管处形成和去除伪栅极之后形成晶体管栅极叠层。在一个实施例中，硅化物互连的一部分可以形成升高的(raised)源极/漏极 1202。
[0091]图13A-D示出了电介质层1302的沉积。电介质层1302可以由二氧化硅或者基于二氧化硅膜构成。适当的沉积工艺可以包括旋涂电介质材料、PECVD、CVD和ALD或者这些技术的一些组合。在一个实施例中，电介质层1302被回抛光以露出伪栅极1102的顶部。在所述工艺的该阶段，示例性厚度如下:鳍硬掩膜:80nm ;鳍硬掩膜上方的伪栅极:80nm ；STI层上方的伪栅极:40nm ;以及STI层:从伪栅极下方的部分的40nm变化到与硅化物互连相邻的边缘上的30nm。
[0092]图14A-D示出了去除伪栅极1102以形成栅沟槽1402。可以使用湿法或干法化学腐蚀去除所述伪栅极。所述工艺可以相对于电介质层、STI电介质层和SOI层的材料是选择性的。在一个实施例中，伪栅极的去除露出了鳍硬掩膜402、部分SOI层以及部分STI层602。所述栅沟槽在鳍硬掩膜上方可以是SOnm深，并且在STI层上方可以是40nm深。
[0093]图15A-D示出了在SOI层302中晶体管沟道112的蚀刻。晶体管沟道112可以是finFET器件的鳍。在一个实施例中，使用相对于鳍硬掩膜402的材料具有选择性的各向异性反应离子蚀刻完成蚀刻。在另一个实施例中，鳍反应离子蚀刻可以包括除去了部分鳍硬掩膜402的故意的BOX凹陷。在一个实施例中，鳍硬掩膜的新厚度为15nm。STI层的厚度也可以被凹陷到35nm。[0094]图16A-D示出了通过在栅沟槽内的电介质层1302的壁上沉积薄的保形层(conformal layer)之后进行反应离子蚀刻，形成可选的侧壁间隔物1602。侧壁间隔物1602可以由诸如氮化硅、氮化硼或二氧化硅的适当的电介质形成。适当的沉积工艺可以包括LPCVD、RTCVD和ALD。在一个实施例中，所述蚀刻工艺可以是高度各向异性的，并且可以以充分的过蚀刻来进行，以从栅沟槽1402的底部去除所述侧壁间隔物材料。在所述工艺的该阶段，示例性厚度如下:晶体管沟道上方的栅沟槽:75nm ；STI层上方的栅沟槽:40nm ;硅化物互连上方的电介质层的部分:65nm ；STI层上方的电介质层的部分:30nm ;以及直接在电介质层下方的STI层的部分:25nm。
[0095]图17A-C示出了晶体管栅极组件110的形成。图17A-C也示出了上述方法202中的信号线形成步骤112的例子。在一个实施例中，用于一个存储器基元的晶体管栅极组件110也可以是在另一基元的沟槽电容器上方经过的信号线。所述信号线可以通过浅沟槽隔离电介质层602而与沟槽电容器104分隔开。在沉积晶体管栅极组件1102之前，可以使用湿法或干法预清洁来消除对晶体管沟道表面的损伤。在预清洁之后，可以将晶体管栅极组件材料沉积在栅极沟槽1402中。在一个实施例中，晶体管栅极组件110包括栅极电介质和栅电极。栅极电介质可以包括Si02、Si0xNy、Hf02、Hf0xNy、Hf0xSiNy、A1203、Zr02。栅电极可以包括一种或多种功函数设定材料和盖层。功函数设定材料可以包括TiN、TaN, La203、A10、TaAlN、Al。盖层可以包括T1、Al、TiAl合金、W或Ru。在沉积之后，可以去除存在于场中的额外材料。用于去除的适当技术可以包括干法蚀刻或者化学机械抛光。
[0096]图18A-D示出了晶体管栅极组件钝化层1802的形成。在一个实施例中，晶体管栅极组件钝化层1802是可选的。晶体管栅极组件钝化层1802可以沉积在晶体管栅极组件110上方。用于晶体管栅极组件钝化层1802的适当的电介质材料可以包括SiN、A1203或Hf02。可以使用化学机械抛光或者反应离子蚀刻工艺，从场中除去作为栅极叠层钝化层1802的一部分沉积的过量的电介质材料。在一个实施例中，在形成过程的该阶段，STI层为30nm,晶体管栅极组件在晶体管沟道上方的部分为60nm并且在另一存储器基元的STI层上方的部分为30nm,电介质层在STI层上方的部分上为25nm。
[0097]图19A-B示出了栅极接触1902的形成。可以通过光刻和反应离子蚀刻，并且之后进行金属沉积和场去除技术，形成栅极接触1902。在具有栅极组件钝化层的实施例中，可以使用无边界接触反应离子蚀刻，其中相对于S1、SiN和硅化物选择性地蚀刻氧化物。
[0098]图20A-B示出了包括纳米线多栅器件的存储器基元102的示例性实施例的形成。在这两幅图中，自上而下以时间顺序示出连续的步骤。图20A示出了形成纳米线时的存储器基元的三维视图。图20B示出了当形成纳米线时所述存储器基元的沿着晶体管沟道的宽度的横截面图。在一个实施例中，纳米线被形成为使得非平面晶体管106是纳米线多栅器件。纳米线多栅器件可以被形成为使得晶体管栅极组件110在与晶体管沟道的长度平行的晶体管沟道的表面114上包围晶体管沟道112。在本发明的一个实施例中，可以通过在晶体管栅极组件预清洁期间底切(undercut)晶体管沟道112，在可以形成晶体管栅极组件110的晶体管沟道下方产生区域2002，形成纳米线或全包围栅(GAA)多栅器件。如上所述，随后可以形成晶体管栅极组件、晶体管栅极组件钝化层和接触，以完成纳米线或全包围栅多栅器件的形成。
[0099]尽管已经描述了本发明的优选实施例，但是应当理解，现在以及将来，本领域技术人员可以进行落入后附权利要求的范围内的各种改进和增强。这些权利要求应当被解释为保持对被首次描述的本发明的适当保护。
【权利要求】
1.一种制造存储器基元晶体管的方法，所述方法包括: 在衬底内形成沟槽电容器； 在所述衬底内形成非平面晶体管；以及 形成将所述沟槽电容器电耦接到所述非平面晶体管的自对准硅化物互连。
2.根据权利要求1所述的方法，还包括: 在所述沟槽电容器上方形成浅沟槽隔离电介质；以及 形成在所述沟槽电容器上方经过的信号线，所述信号线通过所述浅沟槽隔离电介质而与所述沟槽电容器分隔开。
3.根据权利要求2所述的方法，还包括: 去除所述浅沟槽隔离电介质的一部分以露出所述沟槽电容器的暴露表面； 其中所述自对准硅化物互连至少部分地形成在所述沟槽电容器的所述暴露表面上。
4.根据权利要求1所述的方法，其中，所述非平面晶体管包括晶体管栅极组件和晶体管沟道，所述晶体管栅极组件具有耦接到所述晶体管沟道的多个栅极表面。
5.根据权利要求4所述的方法，其中，所述非平面晶体管是完全耗尽的finFET器件。
6.根据 权利要求4所述的方法，其中，所述非平面晶体管是纳米线多栅器件，所述晶体管栅极组件 在 与所述晶体管沟道的长度平行的所述晶体管沟道的表面上包围所述晶体管沟道。
7.根据权利要求1所述的方法，其中，所述自对准硅化物互连作为替代栅工艺流的一部分而形成，在所述替代栅工艺流中在所述非平面晶体管处形成和去除伪栅极之后形成所述晶体管栅极。
8.根据权利要求1所述的方法，其中，使用非光刻制造工艺形成所述自对准硅化物互连。
9.一种存储器基兀,包括: 沟槽电容器； 非平面晶体管；以及 自对准硅化物互连，其将所述沟槽电容器电耦接到所述非平面晶体管。
10.根据权利要求9所述的存储器基元，还包括: 浅沟槽隔离电介质，其被形成在所述沟槽电容器上方；以及 信号线，其在所述沟槽电容器上方经过，所述信号线通过所述浅沟槽隔离电介质而与所述沟槽电容器分隔开。
11.根据权利要求10所述的存储器基元，其中，所述自对准硅化物互连至少部分地形成在通过所述浅沟槽隔离电介质的被部分地去除的部分而露出的所述沟槽电容器的暴露表面上。
12.根据权利要求9所述的存储器基元，其中，所述非平面晶体管包括晶体管栅极组件和晶体管沟道，所述晶体管栅极组件具有耦接到所述晶体管沟道的多个栅极表面。
13.根据权利要求12所述的存储器基元，其中，所述非平面晶体管是完全耗尽的finFET 器件。
14.根据权利要求12所述的存储器基元，其中，所述非平面晶体管是纳米线多栅器件，所述晶体管栅极组件在与所述晶体管沟道的长度平行的所述晶体管沟道的表面上包围所述晶体管沟道。
15.一种存储器阵列，包括: 多个DRAM存储器基元，每一个所述DRAM存储器基元包括: 沟槽电容器； 非平面晶体管；以及 自对准硅化物互连，其将所述沟槽电容器电耦接到所述非平面晶体管；以及 处理器，其中所述处理器和所述多个DRAM基元都形成在单片硅衬底中。
16.根据权利要求15所述的存储器阵列，其中，所述DRAM存储器基元还包括: 浅沟槽隔离电介质，其被形成在所述沟槽电容器上方；以及 信号线，其在所述沟槽电容器上方经过，所述信号线通过所述浅沟槽隔离电介质而与所述沟槽电容器分隔开，所述信号线被配置为承载来自所述多个DRAM存储器基元的电信号。
17.根据权利要求16所述的存储器阵列，其中，所述自对准硅化物互连至少部分地形成在通过所述浅沟槽隔离电介质的被部分地去除的部分而露出的所述沟槽电容器的暴露表面上。
18.根据权利要求15所述的存储器阵列，其中，所述非平面晶体管包括晶体管栅极组件和晶体管沟道，所述晶体管栅极组件具有耦接到所述晶体管沟道的多个栅极表面。`
19.根据权利要求18所述的存储器阵列，其中，所述非平面晶体管是完全耗尽的finFET晶体管。
20.根据权利要求18所述的存储器阵列，其中，所述非平面晶体管是纳米线多栅器件，所述晶体管栅极组件包围在与所述晶体管沟道的长度平行的所述晶体管沟道上的表面。
【文档编号】H01L21/82GK103890930SQ201280050984
【公开日】2014年6月25日 申请日期:2012年10月6日 优先权日:2011年10月17日
【发明者】J·B·张, L·张, M·A·古罗恩, W·E·亨施 申请人:国际商业机器公司