具有竖直漏极到栅极电容耦合的非易失性存储器器件的制作方法

具有竖直漏极到栅极电容耦合的非易失性存储器器件的制作方法
【专利摘要】竖直制作的非易失性存储器器件在漏极区域与浮栅之间具有电容耦合。一种两端子可编程非易失性器件(200)包括关于衬底竖直设置的浮栅(210)，其中浮栅包括第一侧(213)、第二侧(215)和底部部分(217)。源极区域(240)被耦合到第一端子并且邻近浮栅的第一侧而形成。漏极区域(220)被耦合到第二端子并且邻近浮栅的第二侧而形成。非易失性器件包括耦合源极区域和漏极区域用于编程和擦除操作的沟道(290)。漏极区域被电容地耦合到浮栅。沟道可以被凹陷在衬底中或者衬底的鳍形部分中。栅极绝缘层在源极侧上比在漏极侧上更厚。
【专利说明】具有竖直漏极到栅极电容耦合的非易失性存储器器件
[0001]有关申请
[0002]本申请与提交于2011 年 10 月 28 日、标题为"COMMON DOPED REGION WITH SEPARATEGATE CONTROL FOR A LOGIC COMPATIBLE NONVOLATILE MEMORY CELL"的第 13/284，795 号美国专利申请有关，该申请将David E.Fisch、William C.Plants和Michael C.Parris命名为发明人并且具有代理案号TSRA-02011-350。该申请通过完全引用并且出于所有目的而结合于此。
【背景技术】
[0003]近来已经引入一次可编程(OTP)和多次可编程(MTP)存储器用于在多种应用中的有益使用，在这些应用中对于数字和模拟设计二者需要定制。这些应用包括数据加密、基准微调、制造标识(ID)、安全ID和许多其它应用。然而并入OTP和MTP存储器通常以一些附加加工步骤为代价。
[0004]例如，OTP和MTP存储器可以包括在可编程存储器单元阵列上存储数据的闪存器件。通常，这些单元由可以电擦除和再编程的浮栅金属氧化物半导体场效应晶体管(MOSFET)制成。现有技术图1图示非易失性浮栅M0SFET，其被配置为存储电荷以用于不存在功率供应的延长的时间段。示出M0SFET100为平面结构，其中特征被放置于硅晶片或者衬底110的表面上。如图所示，浮栅MOSFET包括P型衬底110、具有η型掺杂物的漏极区域120和具有η型掺杂物的源极区域125。栅极结构被设置于衬底上面并且包括被氧化物层140和160隔离的浮栅150。由于浮栅150被电隔离，所以放置于这一层中的任何电子被捕获并且将在正常条件之下保持被捕获许多年。控制栅极也被沉积于浮栅150之上而氧化层140被插入于它们之间。控制栅极130被电容地耦合到浮栅150并且用来控制M0SFET100的操作。
[0005]通过在不同组合中在控制栅极、源极区域和漏极区域之间施加各种电压来对M0SFET100进行编程、擦除和读取。对于闪存，这些电压比较高、比如上至和超过12伏特。例如，在M0SFET100被编程时，η型沟道115被形成于漏极区域120与源极区域125之间。在编程期间，电子经过氧化物106被注入并且随后在浮栅150中被捕获。在读取编程的M0SFET100时，电流未流过M0SFET100，该MOSFET指示逻辑O。在另一方面，擦除的MOSFET100没有存在于浮栅150上的电子。这样，在读取擦除的M0SFET100时，电流流过MOSFET100,该 MOSFET 指示逻辑 I。
[0006]实施许多步骤以在硅晶片上制作一个或者多个M0SFET100。这些包括用于生长M0SFET100的特征的各种沉积、去除、图案化和掩膜化步骤，这些特征包括漏极和源极区域、浮栅氧化物层以及控制栅极氧化物层。对于具有双多晶硅栅极结构的典型闪存单元，它可能需要上至20个掩模化步骤。每个后续掩模化步骤将增加制作成本并且也降低晶体管的质量。这样，对于嵌入式应用，使用向硅芯片的部分上制作的闪存可能对于提供的功能而言成本太高并且可能影响芯片上的所有有源晶体管的质量。
[0007]已经尝试以通过将控制栅极移向有源存储器晶体管的侧部来平坦化存储器单元。更具体而言，控制栅极包括向侧部构建的η井，该侧部被电容地耦合到存储器器件的浮栅。在一些情况下，η井被耦合到器件的漏极。由于η井被电容地耦合到浮栅，所以向漏极施加的电压也将被部分施加到栅极，从而有效地创建两端子存储器器件。尽管这一结构减少制作嵌入式存储器芯片的成本，因为它无需双多晶硅栅极层，但是缺点是需要芯片的表面上的附加平的实际面积(real estate)以向有源存储器器件的侧部构建控制栅极。
[0008]随着计算器件日益变得功能方面更复杂，它们的尺度比如在手持器件的情况下也变得更薄和更小。作为结果，在器件内使用的芯片上的平的实际面积弥足珍贵。具有无需用于制作双多晶硅栅极层的附加掩模化步骤的存储器器件而同时减少存储器器件的平面覆盖范围将是有利的。

【发明内容】

[0009]本发明的实施例提供经过竖直漏极到栅极电容耦合可编程的非易失性存储器器件。例如，描述用于在漏极区域与浮栅之间具有电容耦合的竖直制作的非易失性存储器器件的方法和装置。
[0010]在一个实施例中，一种两端子可编程非易失性存储器器件包括关于衬底竖直设置的浮栅。浮栅包括第一侧、第二侧和底部部分。源极区域被耦合到第一端子并且邻近浮栅的第一侧而形成。漏极区域被耦合到第二端子并且邻近浮栅的第二侧而形成。非易失性存储器器件包括耦合源极区域和漏极区域用于编程、读取和擦除操作的沟道。漏极区域被电容地耦合到浮栅。
[0011]在另一实施例中，一种存储器单元阵列也利用竖直漏极到栅极耦合以增强一个或者多个浮栅存储器单元的编程。该阵列包括多个位线，多个位线中的每个位线在第一方向上被定向。存储器阵列也包括多个两端子可编程非易失性器件。器件中的每个器件包括部分嵌入在衬底中的凹陷沟道浮栅。浮栅包括第一侧、第二侧和底部部分。器件也包括耦合到第一端子的源极区域。源极区域邻近浮栅的第一侧而形成。漏极区域耦合到第二端子。漏极区域邻近浮栅的第二侧而形成。漏极区域经由位线接触被电耦合到位线之一。沟道耦合源极区域和漏极区域。更具体而言，漏极区域被电容地耦合到浮栅。
[0012]在另一实施例中，公开一种用于形成存储器单元阵列的方法。该方法包括提供具有表面的半导体衬底。在阵列中，遍布表面提供和形成多个两端子可编程非易失性器件。在行和列中排列多个器件以形成阵列。提供非易失性器件的多个浮栅。关于衬底的表面竖直设置浮栅中的每个浮栅。更具体而言，浮栅中的每个浮栅包括第一侧、第二侧和底部部分。提供多个源极区域。多个源极区域中的每个源极区域邻近对应浮栅的对应第一侧而形成。也提供多个漏极区域。漏极区域中的每个漏极区域邻近对应浮栅的对应第二侧而形成。每个漏极区域也被电容地耦合到对应浮栅。也提供多个沟道，其中每个沟道耦合对应非易失性器件的对应源极区域和对应漏极区域。
[0013]本领域普通技术人员将在阅读各种的附图中所示的实施例的以下具体描述之后认识本公开内容的各种实施例的这些和其它目的以及优点。
【专利附图】

【附图说明】
[0014]在本说明书中并入的并且形成本说明书的部分的并且其中相似标号描绘相似要素的附图图示本公开内容的实施例并且与说明书一起用于说明本公开内容的原理。
[0015]现有技术图1是金属氧化物场效应晶体管(MOSFET)的横截面。
[0016]图2是根据本公开内容的一个实施例的在漏极区域与浮栅之间具有电容耦合的示例竖直设置的两端子浮栅场效应晶体管(FET)的横截面图。
[0017]图3是根据本公开内容的一个实施例的如被形成为凹陷沟道阵列晶体管的在漏极区域与浮栅之间具有电容耦合的竖直设置的两端子浮栅FET的横截面图。
[0018]图4是根据本公开内容的一个实施例的在漏极区域与浮栅之间具有电容耦合的两端子浮栅FET阵列的俯视图。
[0019]图5是图示根据本公开内容的一个实施例的形成在漏极区域与浮栅之间具有电容耦合的两端子浮栅FET阵列的方法的流程图。
[0020]图6A是根据本公开内容的一个实施例的在漏极区域与浮栅之间具有电容耦合的两端子浮栅FinFET的放大图，其中传导沟道由形成器件的栅极的薄硅鳍环绕。
[0021]图6B是根据本公开内容的一个实施例的在漏极区域与浮栅之间具有电容耦合的图6A的两端子浮栅FinFET的透视图。
[0022]图7是根据本公开内容的一个实施例的电容地耦合到横向定位的η掺杂区域的竖直配置的浮栅晶体管的横截面图。
[0023]图8描绘根据本发明的一个实施例的适合用于实施本方法和系统的示例计算机系统的框图。
【具体实施方式】
[0024]现在将具体参照本公开内容的各种实施例，在附图中图示这些实施例的示例。尽管结合这些实施例描述，但是将理解它们未旨在于限制这些实施例的公开内容。将理解它们未旨在于使公开内容限于这些实施例。恰好相反，公开内容旨在于覆盖可以包括在如由所附权利要求所限定的公开内容的精神实质和范围内的替换形式、修改和等效形式。另外，在本公开内容的以下具体描述中，阐述许多具体细节以便提供本公开内容的透彻理解。然而将理解无这些具体细节仍然可以实现本公开内容。在其它实例中，尚未具体描述公知的方法、过程、部件和电路以免不必要地模糊本公开内容的方面。
[0025]因而，本公开内容的实施例举例说明一种利用竖直设置的器件的竖直漏极到栅极耦合的非易失性存储器器件。使用比传统闪存器件更少的掩模化步骤来制作以漏极到栅极耦合为特征的这一存储器器件，因为未形成双多晶硅栅极层。此外，以漏极到栅极耦合为特征的非易失性存储器器件能够在低电压执行操作。另外，以漏极到栅极耦合为特征的存储器器件表现减少的平面覆盖面积，因为无需向有源区域的侧部形成电容器。
[0026]当前存储器器件在衬底上横向形成的更常规平面FET结构之上向非平面几何形状和/或架构演变。例如，动态随机存取存储器(DRAM)工艺已经几乎普遍移向凹陷沟道阵列晶体管(RCAT)结构以努力增加沟道长度，从而提高性能而未消耗衬底上的平面实际面积。这一技术的一个固有问题是它增加到栅极电容的有源性，这有害地增加源极到漏极泄漏。常规地，不断地修改工艺技术以努力减少与栅极的电容耦合。在另一方面，本发明的实施例被配置为增加与栅极的电容耦合并且更具体地提供增加的漏极到栅极电容耦合。
[0027]图2是根据本公开内容的一个实施例的在漏极区域与浮栅之间具有电容耦合的示例性竖直设置的浮栅FET存储器器件200的横截面图。更具体而言，存储器器件200是能够作为一次可编程器件或者多次可编程器件来操作的两端子非易失性器件。在实施例中，使用经过适当修改的常规晶体管金属氧化物半导体技术来形成存储器器件200。这样，存储器器件200中所示特征(例如源极区域、漏极区域、栅极等)包括已知适合用于在制作FET存储器器件时使用的材料。
[0028]非易失性存储器器件200包括关于衬底竖直设置的浮栅210。浮栅包括第一侧213、第二侧215和底部部分217。也示出用于浮栅的顶部部分219。形成浮栅的材料在一个实现方式中是多晶硅、但是可以是能够存储电荷的任何适当材料。例如，浮栅可以由金属层、多晶硅层或者任何其它适当地传导材料组成。此外，浮栅210未被电连接到电压源，但是如以下描述的那样，经过电容耦合向栅极210施加电压。尽管描述和示出浮栅为单个多晶硅层，但是在本发明的其它实施例中支持其它材料。
[0029]在一个实施例中，浮栅210被配置为凹陷的沟道并且被部分嵌入于衬底(未示出)中。以该方式，存储器器件200被配置为竖直结构。尽管图2描绘在RCAT配置中的非易失性存储器，但是本领域技术人员将清楚可以使用其它竖直结构。因此，可以在多栅极(FinFET型)定向中或者在其中浮栅相对于衬底被竖直定向的任何配置中使用本发明的实施例。
[0030]邻近浮栅210的第一侧213形成源极区域240。在一个实施例中，在有源源极区域240与浮栅210之间的间距被增加以减少电容耦合。如图2中所示，间隔物栅极氧化物280被形成于源极区域240与浮栅210之间。也就是说，间隔物栅极氧化物280被设置于浮栅210的第一侧213上。以该方式，源极区域240从浮栅210被电隔离并且还有必需的厚度以减少或者消除在源极区域240与浮栅210之间的电容耦合。
[0031]在其它实施例中，邻近浮栅210的底部部分217形成间隔物栅极氧化物285。间隔物栅极氧化物285可以在一个实施例中使用与用来制作间隔物栅极氧化物280的一个或者多个相同加工步骤来形成或者可以使用一个或者多个不同制作步骤来形成。
[0032]源极区域240被耦合到第一端子(未示出)，电压经过该第一端子被施加。在一个实现方式中，第一端子被耦合到位线或者源极线245，该位线或者源极线被耦合到源极区域240。例如，该端子可以被耦合到源极线245中的任何点(例如中点、末端等)。在另一实现方式中，第一端子被直接耦合到源极区域240。例如，源极区域可以使用沟道来形成，并且第一端子被耦合到沟道中的任何点。在一些实施例中，源极线245植入被配置为最小化与浮栅210的耦合。例如，源极线245的深度被配置(例如缩短、加深、增加间距等)为最小化在浮栅210与源极线245之间的耦合。
[0033]示出用于非易失性存储器器件200的有效漏极结。漏极结包括漏极区域220、漏极延伸225、塞接触230和位线260的部分。有效漏极被定义为非易失性存储器器件中的被配置用于与浮栅210的电容耦合的那些特征。
[0034]具体而言，邻近浮栅210的第二侧215形成漏极区域220。漏极区域220与浮栅210的充分的部分重叠，从而向漏极区域的端子(未示出)施加的用于非易失性存储器器件的编程电压经过电容耦合被赋予浮栅210。因此，向漏极区域220施加的任何电压将至少被有效地耦合到浮栅210上。
[0035]在一个实施例中，漏极区域220包括可选漏极延伸225。以这一方式,包括延伸225的漏极区域220比典型漏极区域220向衬底中延伸更远。在实施例中，漏极延伸225的深度为可变长度。例如，漏极延伸225可以如浮栅210的底部部分217延伸一样远。在其它实施例中，漏极延伸225沿着浮栅210的侧部215延伸至途中。在另一实施例中，漏极延伸225遵循浮栅210的底部部分217的轮廓，从而漏极延伸邻近侧部215、底部部分217以及部分向上的侧部213朝着源极区域240形成。换而言之，漏极延伸225与侧部213和215以及底部部分217相邻近地在浮栅210的底部周围环绕。如图所示，漏极延伸225比源极区域240向对应衬底中延伸更远，从而与在源极区域240与浮栅210之间的暴露相比，包括漏极延伸225的漏极区域220被向浮栅210暴露的更多。也就是说，在漏极区域220到浮栅210之间的重叠大于在源极区域240到浮栅210之间的重叠。此外，漏极区域220被电耦合到塞接触230，其中接触230提供与位线260的电传导。这些特征中的一个或者多个特征与漏极区域220可组合配置以形成漏极结，其中漏极结提供与浮栅210的有效电容耦合。因此，向漏极结施加的任何电压将被有效地耦合到浮栅210上。
[0036]另外，在一个实施例中，在漏极结中也包括位线260的部分265。如图所示，位线265邻近浮栅210的顶部部分219而形成。更具体而言，位线260的部分265邻近浮栅210的顶部部分210而形成。高介电常数(k)氧化物层250将位线260与浮栅210分离。在这一实现方式中，在漏极结中也包括部分265，因为部分265也经过顶部部分219被电容地耦合到浮栅210。也就是说，向位线260施加的任何电压也被有效地施加到位线260的部分265，该部分265也被包括在漏极结中，并且将被有效地耦合到浮栅210。
[0037]如图2中所示，具有高介电常数(k)特性的薄栅极氧化物270被形成于漏极区域220与浮栅210之间。如图2中所示，薄栅极氧化物270沿浮栅的第二侧215形成行以便从漏极区域220的任何部分或者在漏极结中包括的被电耦合到漏极区域的任何特征电隔离栅极210。例如，薄栅极氧化物270被形成于浮栅的第二侧215上并且从浮栅210分离位线接触230、漏极区域220和漏极延伸225中的每一项。
[0038]更具体而言，薄栅极氧化物270的厚度足以电隔离漏极。然而，薄栅极氧化物也充分地薄以提升在漏极区域220与被电耦合到漏极区域220的任何其它特征之间的电容耦合。如图2中所示，薄栅极氧化物270的厚度比从浮栅210分离源极区域240的间隔物栅极氧化物280的厚度更薄并且比邻近浮栅210的底部部分217设置的间隔物栅极氧化物285更薄。以该方式，在漏极区域220与浮栅210之间的电容耦合大于在源极区域240与浮栅210之间的任何可能的电容耦合。
[0039]在操作期间，沟道290耦合源极区域240和漏极区域220。更具体而言，沟道290被形成于源极区域240与漏极区域220和/或漏极延伸225之间。以该方式，电流流动295在沟道区域290中被操纵，以用于向浮栅210中注入电子、从浮栅去除电子的目的，或者用于如浮栅210上的电荷所影响的那样对半导体器件200执行读取操作的目的。
[0040]在一个实施例中，沟道290被掺杂P型杂质，并且源极区域240和漏极区域220被掺杂η型杂质，从而两端子非易失性存储器器件200是η沟道晶体管。在其它实施例中，沟道290被掺杂η型杂质,并且源极区域240和漏极区域220被掺杂ρ型杂质，从而两端子非易失性存储器器件220是ρ沟道晶体管。
[0041]图3是根据本公开内容的一个实施例的存储器单元阵列300的横截面图，该存储器单元阵列300包括在漏极区域与浮栅之间具有电容耦合的竖直设置的两端子浮栅FET存储器单元305。这样，取代出于与浮栅310的电容耦合的目的而提供经过半导体衬底延伸的电容器，本发明的实施例能够利用和增强在器件300的漏极区域和/或漏极结与浮栅310之间的电容耦合以便控制两端子存储器单元305中的浮栅310上的电压。
[0042]存储器单元305中的浮栅310被关于衬底301竖直设置。如图3中所示，浮栅310被部分嵌入于衬底301中并且也在衬底301以上延伸。其它实施例很好地适合于这样的配置，其中浮栅310被完全设置于衬底310内，并且在更多其它实施例中，其中浮栅310被完全设置于衬底310以上的配置。
[0043]使用常规制作步骤，浮栅310包括通常充当与字线的接触的上部分315。例如，上部分315可以是栅极接触或者栅极电极，这二者被电耦合到浮栅310和/或是浮栅310的延伸。然而，在本发明的实施例中，栅极310未被电耦合到电压源(例如经由字线连接)而是代之以被留为浮置。如先前描述的那样，电压经过与漏极区域320的电容耦合和/或经过与漏极结的电容耦合被置于浮栅310上，该漏极结包括漏极区域320和被电耦合到区域320的任何其它特征，比如漏极接触330。
[0044]存储器单元包括源极区域340和漏极区域320。如图3中所示，源极区域340和漏极区域320分别关于浮栅310对称。然而，在其它实施例中，源极区域340和漏极区域320不对称。例如，漏极区域320可以大于源极区域340。在其它实现方式中，漏极区域320可以向衬底301中延伸更远以提供比在源极区域320与浮栅310之间的耦合更多的在漏极区域320与浮栅310之间的电容耦合。
[0045]如图3中所示，可选的源极/漏极植入部分349提供与源极区域340和漏极区域320的连接性。例如，被电耦合到源极区域340的植入349也被电耦合到可选的掩埋带350。以该方式，耦合到掩埋带350的端子(未示出)能够用电压驱动源极区域340。在另一实施例中，电压源(未示出)被耦合到可选的植入部分349，该植入部分形成向阵列300的外围延伸的沟槽。在更多另一实施例中，电压源被直接耦合到源极区域340，该源极区域形成向阵列300的外围延伸的沟槽。
[0046]漏极区域320被电耦合到位线接触330。位线360经由位线接触330被电耦合到漏极区域320。如图3中所示，位线接触330也可以被耦合到植入部分349以提供与漏极区域320的附加接合。
[0047]此外，邻近浮栅310形成栅极氧化物间隔物370以便提供与浮栅310的电隔离。部分地，栅极氧化物370沿着浮栅310的在衬底301内嵌入的部分成行。例如，栅极氧化物370被设置于衬底301与浮栅310的底部部分317之间。这样，将衬底301与浮栅310分离。栅极氧化物370邻近浮栅310的第二侧315设置。这样，氧化物370被设置于漏极区域320与浮栅310之间。
[0048]此外，栅极氧化物衬垫375也被形成于位线接触330与浮栅310之间。氧化物衬垫375表现高介电常数(k)特性。这样，浮栅310被从位线接触330电隔离。然而，衬垫375薄到足以提升在位线接触330与浮栅310之间的电容耦合。
[0049]此外，随着位线接触330朝着位线360向上竖直延伸，氧化物衬垫377被形成于接触330与浮栅310的上部分(例如字线接触)315之间。栅极氧化物衬垫377可以在一个实施例中使用与用来制作栅极氧化物衬垫375的步骤相同的一个或者多个加工步骤来形成，或者可以使用一个或者多个不同制作步骤来形成。以该方式，浮栅310和上部分315保持与位线接触330电隔离。然而，衬垫377薄到足以提升在位线330与被电耦合到浮栅310的上部分315之间的电容耦合。
[0050]另外，高介电常数(k)氧化物衬垫379被形成于浮栅310的上部分315与位线360之间。以该方式，位线360被从浮栅310的上部分315电隔离。然而，衬垫379薄到足以提升在位线接触330与浮栅310的上部分310之间的电容耦合。
[0051]如图3中所示，示出用于非易失性存储器器件300的有效漏极结。漏极结包括漏极区域320、漏极延伸225、位线接触330和位线260的部分。有效漏极被定义为非易失性存储器器件的被配置用于与浮栅310的电容耦合的那些特征。
[0052]在一个实施例中，除了栅极氧化物370之外，间隔物氧化物313被进一步设置于浮栅310与源极区域340之间。以该方式，间隔物氧化物313提供在浮栅310与源极区域340之间的附加电屏蔽。这样，减少在源极区域340与浮栅之间的电容耦合。另外，间隔物氧化物不存在于浮栅310与漏极区域320之间、这样未在存储器器件300内对称。在一个实施例中，在漏极区域320与浮栅310之间的电容耦合大于在源极区域340与浮栅310之间的任何可能的电容耦合。
[0053]在操作期间，沟道390耦合源极区域340和漏极区域320。以该方式，电流流动395在沟道区域390中被操纵，以用于向浮栅310中注入电子、从浮栅310去除电子的目的，或者用于如浮栅310上的电荷所影响的那样对半导体器件300执行读取操作的目的。在一个实施例中，沟道390被掺杂ρ型杂质，并且源极区域340和漏极区域320被掺杂η型杂质，从而两端子非易失性存储器器件300是η沟道晶体管。在其它实施例中，沟道390被掺杂η型杂质，并且源极区域340和漏极区域320被掺杂ρ型杂质，从而两端子非易失性存储器器件320是ρ沟道晶体管。
[0054]图4是根据本公开内容的一个实施例的在漏极区域与浮栅之间具有电容耦合的两端子浮栅FET阵列400的俯视图。阵列400在本发明的实施例中可以由图2的两端子存储器器件200、图3的存储器器件300、和/或图6Α和6Β的存储器器件600Α和600Β组成。例如，阵列400中的存储器器件490代表阵列400中的存储器器件。在一个实施例中，器件490包括被部分嵌入于衬底(未示出)中的凹陷沟道浮栅410，其中浮栅包括第一侧、第二侧和底部部分。源极区域(被隐藏)被耦合到第一端子并且邻近浮栅410的第一侧形成。漏极区域420被耦合到第二端子(未示出)并且邻近浮栅410的第二侧形成。漏极区域420经由对应位线接触430被电耦合到位线460之一。另外，在存储器器件的操作期间，沟道耦合源极和漏极区域。
[0055]在实施例中，在有代表性的存储器器件490中，漏极区域420被电容地耦合到浮栅410。也就是说，漏极区域420和/或被耦合到漏极区域420并且形成漏极结的特征与浮栅410的充分部分重叠，从而向漏极区域420的第二端子施加的用于器件的编程电压可以经过电容耦合被赋予浮栅410。为了有助于电容耦合，具有高介电常数(k)的薄氧化物417被设置于浮栅与漏极区域420之间。此外，薄氧化物417可以被设置于浮栅与被电耦合到漏极区域的任何特征之间，该任何特征的全部包括漏极结(例如漏极区域、未接触、位线的部分等)。在更多另一实施例中，漏极区域比对应源极区域向衬底中延伸更远，这样与源极区域比较而言，向浮栅的更多部分暴露漏极区域。也就是说，在漏极区域420到浮栅410之间的重叠大于在源极区域240到浮栅210之间的重叠。
[0056]提供多个位线460，这些位线中的每个位线在第一方向上被定向。如图4中所示，在每个存储器单元中，位线接触430提供先前描述的在对应位线460与漏极区域420或者对应漏极结之间的电耦合。在一些实施例中，漏极区域420经由位线接触430和漏极植入(例如植入220)被耦合到对应位线460。位线被从对应存储器器件的下层有源区域电隔离。
[0057]在阵列400中提供至少一个源极线445。源极线445在与第一方向正交的第二方向上被定向。这样，至少一个源极线445的方向与位线460的方向正交。在一个实施例中，源极线445被耦合到掩埋带(未示出)，该掩埋带也被电耦合到对应存储器器件的源极区域。在另一实施例中，源极线445经过植入部分被直接耦合到对应存储器器件的源极区域。在又一实施例中，源极线包括对应存储器器件的源极区域。
[0058]在一个实施例中，间隔物氧化物413被进一步设置于浮栅与源极区域(被隐藏)和/或源极线445之间以提供电屏蔽。如图4中所示，间隔物氧化物413的厚度大于薄氧化物417的厚度从而分离浮栅410和漏极区域420。这样，在漏极区域420与浮栅410之间的电容耦合大于在源极区域和/或源极线445与浮栅410之间的任何潜在电容耦合。
[0059]图5是根据本发明的一个实施例的形成在漏极区域与浮栅之间具有电容耦合的两端子浮栅FET阵列的方法的流程图500。例如，流程图500在一个实施例中可以被实施为制作图4中所示阵列400。
[0060]在510，提供半导体衬底。衬底包括遍布其形成非易失性存储器器件的表面。具体而言，在520，遍布表面形成多个两端子可编程非易失性存储器器件。例如，竖直结构化的存储器器件被形成遍布表面。在一些实施例中，阵列中的存储器器件的浮栅被配置为RACT器件。在其它实施例中，阵列中的存储器器件的浮栅被配置为FinFET器件。更多其它实施例支持竖直结构化的浮栅存储器器件的任何配置。
[0061]在530，提供非易失性器件的多个浮栅。如先前描述的那样，浮栅被竖直设置遍布衬底的表面。另外，浮栅各自包括第一侧、第二侧和底部部分。例如，在一个实施例中，浮栅中的每个浮栅在被形成为在RCAT结构中的凹陷的沟道，其中侧部和底部部分限定部分用来在衬底中和/或遍布衬底的表面制作浮栅的沟槽或者沟槽的部分。在另一实施例中，浮栅和存储器器件被形成为在衬底的表面以上的鳍结构(例如FinFET)。
[0062]在540，提供多个源极区域。源极区域中的每个源极区域邻近对应浮栅的对应第一侧而形成。此外，在550，提供多个漏极区域。漏极区域中的每个漏极区域邻近对应浮栅的对应第二侧而形成。在一个实施例中，漏极和源极区域关于浮栅被对称地形成。在其它实施例中，漏极和源极区域如先前描述的那样关于浮栅被不对称地形成。提供多个沟道，这些沟道中的每个沟道耦合对应可编程非易失性存储器器件的对应漏极和源极区域。在一个实施例中，沟道是η型沟道，并且器件包括P型漏极和源极区域。在另一实施例中，沟道是P型沟道，并且器件包括η型漏极和源极区域。
[0063]特别地，在存储器器件中的每个存储器器件中，漏极区域被电容地耦合到浮栅。也就是说，漏极区域与对应浮栅的充分部分重叠。更具体而言，在存储器器件中的每个存储器器件中，具有高介电常数(k)的薄氧化物被形成于漏极区域与浮栅之间。薄氧化物有助于在漏极区域与浮栅之间的电隔离并且也提升在两个特征之间的电容耦合。以该方式，向存储器器件的对应漏极的端子施加的任何编程电压也被置于对应漏极区域上并且经过电容耦合被部分赋予给浮栅。
[0064]在实施例中，通过被电耦合到漏极区域的任何特征实现电容耦合。也就是说，漏极结包括漏极区域和被电耦合到漏极区域并且也与浮栅邻近的一个或者多个特征。例如，漏极结包括漏极区域、位线接触、漏极植入和位线的部分。更具体而言，在存储器器件中的每个存储器器件中，具有高介电常数(k)的薄氧化物被形成于漏极结的特征与浮栅之间。薄氧化物有助于在漏极结与浮栅之间的电隔离并且也提升在两个特征之间的电容耦合。以该方式，向端子施加的编程电压贯穿整个漏极结被反映并且经过电容耦合被部分赋予给浮栅。作为示例，在存储器器件中，位线接触可以被配置使得位线接触被电容地耦合到对应浮栅。作为另一示例，在存储器器件中，位线的(例如与浮栅的上部分或者栅极接触相邻的)对应部分被配置为使得位线被电容地耦合到对应浮栅。
[0065]另外，多个两端子可编程非易失性器件被排列和/或配置成行和列。行的方向和列的方向相互近似地正交。具体而言，多个主位线被提供并且在第一方向上被定向。也就是说，主位线中的每个位线在第一方向上被定向。也提供多个位线接触，其中在阵列的列中排列的非易失性器件的一个或者多个区域也经由一个或者多个位线接触被耦合到对应主位线。此外，多个次位线被提供并且在与第一方向正交的第二方向上被定向。也就是说，次位线中的每个次位线在第二方向上被定向。在一个实施例中，在阵列的行中排列的非易失性存储器器件的源极区域包括对应次位线。在另一实施例中，在行中排列的非易失性存储器器件的源极区域被耦合到对应次位线(例如经过位线接触、经过掺杂植入等)。
[0066]在又一实施例中，多个感测放大器耦合到多个次位线。在其它实施例中，取代感测放大器，适合于测量电流或者电压的任何装置被耦合到多个次位线。感测放大器和/或测量装置出于在对阵列执行编程、擦除和读取操作时测量电流或者电压的目的而被使用。
[0067]图6A是根据本公开内容的一个实施例的在漏极区域与浮栅之间具有电容耦合的两端子浮栅FinFET600A的放大图，其中经过竖直鳍结构实施传导沟道。例如，在一个实现方式中，阵列400可以由一个或者多个两端子浮栅FinFET600A结构组成。FinFET600A旨在于代表各种非平面晶体管技术，并且这样为了清楚和示例的目的而仅讨论与本发明的实施例相关的特征。
[0068]如图6A中所示，FinFET600A是在衬底上构建的非平面、浮栅晶体管。在一个实现方式中，FinFET600A被构建在绝缘体上硅(SOI)衬底上。在其它实现方式中，FinFET600A被配置为RCAT结构或者任何其它适当竖直设置的结构。FinFET600A包括源极区域/端子610和漏极区域/端子615。沟道620被形成为在源极区域610与漏极区域615之间的竖直鳍。源极延伸/接触611被形成为有助于在源极区域/端子610与鳍沟道620之间的电耦合。另外，漏极/延伸接触616被形成为有助于在漏极区域615与鳍沟道620之间的电耦合。FinFET600A包括在鳍沟道620周围环绕的栅极绝缘体625。栅极氧化物/电极630被形成于栅极绝缘体625的表面之上。如图所示，栅极氧化物/电极630环绕鳍结构620而绝缘体625被设置于它们之间。在一些实施例中，形成各自在鳍沟道620的任一侧上的两个栅极氧化物/电极630。栅极氧化物/电极630形成FinFET600A的栅极。
[0069]也如图6A中所示，绝缘体640从源极区域/端子610分离栅极氧化物/电极630。此外，绝缘体645从漏极区域/端子615分离栅极氧化物/电极630s。具体而言，从漏极区域/端子615分离栅极氧化物/电极630的绝缘体645比从源极区域/端子610分离栅极氧化物/电极630的绝缘体640更薄。这样，绝缘体640提供比在栅极氧化物/电极630与漏极区域/端子615之间由绝缘体645提供的电屏蔽更多的在栅极氧化物/电极630与源极区域/端子610之间的电屏蔽。以该方式，减少了在源极区域/端子610与栅极氧化物/电极630之间的电容耦合。在一个实施例中，在漏极区域/端子615与栅极氧化物/电极630之间的电容耦合大于在源极区域/端子610与栅极氧化物/电极630之间的任何可能电容耦合。
[0070]图6B是根据本公开内容的一个实施例的两端子浮栅FinFET600B的透视图。在一个实施例中，FinFET600B是根据本公开内容的一个实施例的在漏极区域与浮栅之间具有电容耦合的图6A的FinFET600A。如图6B中所示，源极区域/端子610和漏极区域/端子615被鳍沟道(被隐藏)分离。一个或者多个栅极电极630包围鳍沟道并且为在漏极区域/端子615与栅极氧化物/电极630之间的希望的电容耦合提供至少一个表面。例如，薄绝缘体645被形成于漏极区域/端子615与对应栅极氧化物/电极630之间以有助于电容耦合。更厚的绝缘体540也被形成于源极区域/端子610与对应栅极氧化物/电极630之间以减少任何电容耦合。此外，绝缘体627在一个实施例中被形成于栅极栅极氧化物/电极630之上。
[0071]图7是根据本公开内容的一个实施例的竖直配置的存储器单元700的横截面图，该存储器单元包括被电容地耦合到横向定位的η掺杂区域、比如有源掺杂的N+区域或者η井的浮栅存储器晶体管，其中竖直构造的耦合电容器用来增加在漏极与栅极之间的电容耦合。在实施例中，在存储器阵列400的配置中实施竖直配置的浮栅存储器单元700。也就是说，平面配置以及竖直配置的存储器单元在存储器阵列400内可实施。
[0072]在一个实施例中，浮栅存储器单元700被配置为凹陷沟道阵列晶体管(RCAT)并且被部分嵌入于衬底750中。以该方式，存储器单元700被配置为竖直结构。尽管图7描绘在RCAT配置中的非易失性存储器，但是本领域技术人员将清楚可以使用其它竖直结构。因此，可以在多栅极(FinFET型)定向中或者在其中浮栅相对于衬底750被竖直定向的任何配置中使用本发明的实施例。
[0073]如图7中所示，源极区域720和漏极区域725邻近存储器晶体管的浮栅710而形成。沟道区域位于耦合源极区域720与漏极区域725的浮栅710以下。
[0074]在一个实施例中，增加在源极区域720与浮栅710之间的间距以减少电容耦合。例如，厚氧化物层760被设置于源极区域720与浮栅710之间并且有为了减少或者消除在源极区域720与浮栅710之间的电容耦合而必需的厚度。此外，源极区域720进入衬底中的深度小于漏极区域725进入衬底中的深度，从而在漏极区域725与浮栅710之间的重叠大于在源极区域720与浮栅710之间的重叠。另外，薄氧化物层717被设置于漏极区域725与浮栅710之间。例如，薄氧化物717被设置于漏极区域725与浮栅710之间以及浮栅延伸715与η掺杂区域740之间。如图所示，薄氧化物包围除了其中设置厚氧化物760的区域之外的浮栅710。
[0075]此外，浮栅710未被电连接到电压源，但是经过与漏极区域725或者η掺杂区域740的电容耦合向栅极710施加电压。更具体而言，浮栅710被电容地耦合到用η型掺杂物掺杂的η掺杂区域740、比如有源掺杂的N+区域或者η井，该掺杂区域的至少部分从存储器晶体管被横向定位。在一个实施例中，η掺杂区域740是一个或者多个存储器单元共有的。
[0076]浮栅710延伸超出单元700中的存储器晶体管的沟道区域。例如，浮栅710包括和/或被电耦合到从包括源极区域720和漏极区域725以及浮栅710的存储器晶体管被横向设置的栅极延伸/接触715。更具体而言，栅极延伸/接触715与掩埋的η掺杂区域740重叠并且被薄氧化物717层电隔离。以该方式，栅极延伸/接触715并且通过延伸浮栅710被电容耦合到η掺杂区域740。这样，经过与浮栅710的电容耦合施加向η掺杂区域740施加的任何电压。
[0077]浮栅存储器单元是两端子器件，因为经过适当源极端子向源极区域720施加电压。此外，可以经过适当漏极端子向漏极区域725或者经过适当端子向η掺杂区域740施加电压。由于漏极区域725和η掺杂区域740由具有相似特性(例如η型掺杂物)的材料组成，所以两个区域被电耦合，以该方式，也向η掺杂区域740施加向漏极区域725施加的任何电压，并且相似地，向漏极区域725施加向η掺杂区域740施加的任何电压。这样，也经过在漏极区域725与浮栅710之间的电容耦合以及经过在η掺杂区域740与浮栅延伸/接触715之间的电容耦合向浮栅710施加向漏极区域725和/或η掺杂区域740施加的任何电压。
[0078]图8是能够实施本公开内容的实施例的示例计算机系统810的框图。计算系统810广义地代表能够执行计算机可读指令并且包括封装的部件(例如处理器814、存储器816、存储器控制器818等)的任何单或者多处理器计算设备，这些部件具有被配置为提供滤波的功率供应的电容层。计算系统810的示例包括而不限于工作站、膝上型计算机、客户端侧终端、服务器、分布式计算系统、手持设备或者任何其它计算系统或者设备。在它的最基本配置中，计算系统810可以包括至少一个处理器814和系统存储器816。
[0079]处理器814 —般地代表能够处理数据或者解释和执行指令的任何类型或者形式的处理单元。在某些实施例中，处理器814可以从软件应用或者模块接收指令。这些指令可以使处理器814执行这里描述和/或图示的示例实施例中的一个或者多个实施例的功能。例如，处理器814可以单独或者与其它单元组合执行这里描述的标识、确定、使用、实施、翻译、跟踪、接收、移动和提供中的一项或者多项和/或是用于单独或者与其它单元组合执行该一项或者多项的装置。处理器814也可以执行这里描述和/或图示的任何其它步骤、方法或者过程和/或是用于执行该其它步骤、方法或者过程的装置。
[0080]系统存储器816 —般地代表能够存储数据和/或其它计算机可读指令的任何类型或者形式的易失性或者非易失性存储器件或者介质。此外，存储器816可以代表在一个或者多个封装的设备内的存储器芯片堆。系统存储器816的示例而不限于RAM、DRAM、ROM、闪存或者任何其它适当存储器器件。虽然非必需，但是在某些实施例中，计算系统810可以包括易失性存储器单元(如比如系统存储器816)和非易失性存储器件(如比如主存储设备832)。在系统存储器816中的存储器器件可以包括两端子非易失性存储器器件200、300、600A和600B中的一个或者多个两端子非易失性存储器器件以及阵列400。
[0081]计算系统810除了处理器814和系统存储器816之外也可以包括一个或者多个部件或者单元。例如，在图8的实施例中，计算系统9810包括存储器控制器818、输入/输出(I/O)控制器820和通信接口 822，这些部件中的每个部件可以经由通信基础设施812被互连。通信基础设施812 —般地代表能够有助于在计算设备的一个或者多个部件之间的通信的任何类型或者形式的基础设施。通信基础设施812的示例包括而不限于通信总线(比如工业标准架构(ISA)、外围部件互连(PCI)、PCI快速(PCIe)或者相似总线)和网络。
[0082]存储器控制器818 —般地代表能够操控存储器或者数据或者控制在计算系统810的一个或者多个部件之间的通信的任何类型或者形式的设备。例如，存储器控制器818可以控制经由通信基础设施812在处理器814、系统存储器816和I/O控制器820之间的通信。存储器控制器可以单独或者与其它单元组合执行这里描述的操作或者特征中的一个或者多个操作或者特征和/或是用于单独或者与其它单元组合执行该一个或者多个操作或者特征的装置。
[0083]I/O控制器820 —般地代表能够协调和/或控制计算设备的输入和输出功能的任何类型或者形式的模块。例如I/o控制器820可以控制或者有助于在计算系统810的一个或者多个单元，比如处理器814、系统存储器816、通信接口 822、显示适配器826、输入接口830和存储接口 834之间传送数据。I/O控制器820可以例如用来单独或者与其它单元组合执行这里描述的操作中的一个或者多个操作和/或是用于单独或者与其它单元组合执行该一个或者多个操作的装置。I/O控制器820也可以用来执行在本公开内容中描述的其它操作和特征和/或是用于执行该其它操作和特征的装置。
[0084]通信接口 822广义地代表能够有助于在示例计算系统810与一个或者多个附加设备之间通信的任何类型或者形式的通信设备或者适配器。例如，通信接口 822可以有助于在计算系统810与包括附加计算系统的专用或者公用网络之间通信。通信接口 822的示例包括而不限于有线网络接口(比如网络接口卡)、无线网络接口(比如无线网络接口卡)、调制解调器和任何其它适当接口。在一个实施例中，通信接口 822经由与网络、比如因特网的直接链路提供与远程服务器的直接连接。通信接口 822也可以例如经过局域网(比如以太网网络)、专用网络、电话或者线缆网络、蜂窝电话连接、卫星数据连接或者任何其它适当连接间接提供这样的连接。
[0085]通信接口 822也可以代表被配置为有助于经由外部总线或者通信信道在计算系统810与一个或者多个附加网络或者存储设备之间通信的主机适配器。通信接口 822也可以允许计算系统810参与分布式或者远程计算。例如，通信接口 822可以从远程设备接收指令或者向远程设备发送指令用于执行。通信接口 822可以单独或者与其它单元组合执行这里公开的操作中的一个或者多个操作和/或是用于单独或者与其它单元组合执行该一个或者多个操作的装置。通信接口 822也可以用来执行在本公开内容中描述的其它操作和特征和/或是用于执行该其它操作和特征的装置。
[0086]如图8中所示，计算系统810也可以包括经由显示适配器826耦合到通信基础设施812的至少一个显示设备824。显示设备824—般地代表能够可视地显示显示适配器826转发的信息的任何类型或者形式的设备。相似地，显示适配器826 —般地代表被配置为转发来自通信基础设施812 (或者如本领域所知来自帧缓冲器)的图形、文本和其它数据用于在显示设备824上显示的任何类型或者形式的设备。
[0087]如图8中所示，计算系统810也可以包括经由输入接口 830耦合到通信基础设施812的至少一个输入设备828。输入设备828 —般地代表能够向计算系统810提供计算机或者人类生成的输入的任何类型或者形式的输入设备。输入设备828的示例包括而不限于键盘、指示设备、语音识别设备或者任何其它输入设备。在一个实施例中，输入设备828可以单独或者与其它单元组合执行这里公开的操作中的一个或者多个操作和/或是用于单独或者与其它单元组合执行该一个或者多个操作的装置。输入设备828也可以用来执行在本公开内容中描述的其它操作和特征和/或是用于执行该其它操作和特征的装置。[0088]如图8中所示，计算系统810也可以包括经由存储接口 834耦合到通信基础设施812的主存储设备832和备用存储设备833。存储设备832和833 —般地代表能够存储数据和/或其它计算机可读指令的任何类型或者形式的存储设备或者介质。例如存储设备832和833可以是磁盘驱动(例如所谓硬驱动)、软盘驱动、磁带驱动、光盘驱动、闪存驱动等。存储接口 834 —般地代表用于在存储设备832和833与计算系统810的其它部件之间传送数据的任何类型或者形式的接口或者设备。
[0089]在一个示例中，数据库840可以被存储于主存储设备832中。数据库840可以代表单个数据库或者计算设备或者多个数据库或者计算设备的部分。例如，数据库840可以代表计算系统810的部分(或者被存储于该部分上)。备选地，数据库840可以代表能够被计算设备、比如计算设备810访问的一个或者多个在物理上分离的设备(存储于该一个或者多个在物理上分离的设备上)。
[0090]继续参照图8，存储设备832和833可以被配置为从被配置为存储计算机软件、数据或者其它计算机可读信息的可移除存储单元读取和/或向该可移除存储单元写入。适合的可移除存储单元的示例包括而不限于软盘、磁带、光盘、闪存设备等。存储设备832和833也可以包括用于允许计算机软件、数据或者其它计算机可读指令被加载到计算系统810中的其它相似结构。例如，存储设备832和833可以被配置为读取和写入软件、数据或者其它计算机可读信息。存储设备832和833也可以是计算系统810的部分或者可以是通过其它接口系统访问的分离设备。
[0091]存储设备832和833可以用来单独或者与其它单元组合执行这里公开的操作中的一个或者多个操作和/或是用于单独或者与其它单元组合执行该一个或者多个操作的装置。存储设备832和833也可以用来执行在本公开内容中描述的其它操作和特征和/或是用于执行该其它操作和特征的装置。
[0092]许多其它设备或者子系统可以被连接到计算系统810。反言之，图8中所示部件和设备无需都存在以实现这里描述的实施例。也可以用与图8中所示方式不同的方式互连以上引用的设备和系统。计算系统810也可以运用任何数目的软件、固件和/或硬件配置。例如，这里公开的示例实施例可以被编码为计算机可读介质上的计算机程序(也称为计算机软件、软件应用、计算机可读指令或者计算机控制逻辑)。
[0093]包含计算机程序的计算机可读介质可以被加载到计算系统810中。在计算机可读介质上存储的计算机程序的全部或者部分然后可以被存储于系统存储器816和/或存储设备832和833的各种部分中。在被处理器814执行时，向计算系统810中加载的计算机程序可以使处理器814执行这里描述和/或图示的示例实施例的功能和/或是用于执行这些功能的装置。附加地或者备选地，可以在固件和/或硬件中实施这里描述和/或图示的示例实施例。例如，计算系统810可以被配置为适于实施这里公开的实施例中的一个或者多个实施例的专用集成电路(ASIC)。
[0094]因此，根据本发明的实施例，公开利用竖直设置的器件的竖直漏极到栅极耦合的两端子非易失性存储器器件。这些存储器器件以减少的平面覆盖面积为特征，因为提供漏极到栅极耦合而无专用电容器。
[0095]尽管前文公开内容使用具体框图、流程图和示例来阐述各种实施例，但是可以个别地和/或共同地实施这里描述和/或图示的每个框图部件、流程图步骤和/或部件。此夕卜，在其它部件中包含的部件的任何公开内容应当视为示例，因为可以实施许多其它架构以实现相同功能。
[0096]这里仅通过示例给出并且可以如希望的那样改变这里描述和/或图示的过程参数和步骤序列。例如，尽管可以按照特定顺序示出或者讨论这里图示和/或描述的步骤，但是这些步骤未必需要按照图示或者讨论的顺序来执行。这里描述和/或图示的各种示例方法也可以省略这里描述或者图示的步骤中的一个或者多个步骤或者除了公开的步骤之外还包括附加步骤。
[0097]已经出于说明的目的而参照具体实施例前文描述。然而，以上示例讨论未旨在于穷举或者使本发明限于公开的精确形式。许多修改和变化鉴于以上教导是可能的。选择和描述实施例以便最好地说明本发明的原理及其实际应用，以由此使本领域其他技术人员能够最好地利用本发明和具有如可以与设想的特定使用相适的各种修改的各种实施例。
[0098]因此描述了根据本发明的实施例。尽管已经在具体实施例中描述本公开内容，但是应当理解本发明不应被解释为受这样的实施例限制，而是根据所附权利要求来解释。
【权利要求】
1.一种两端子可编程非易失性器件，包括: 关于衬底竖直设置的浮栅，其中所述浮栅包括第一侧、第二侧和底部部分； 耦合到第一端子并且邻近所述浮栅的所述第一侧形成的源极区域； 耦合到第二端子并且邻近所述浮栅的所述第二侧形成的漏极区域；以及 耦合所述源极区域和漏极区域的沟道； 其中所述漏极区域被电容地耦合到所述浮栅。
2.根据权利要求1所述的器件，其中所述浮栅包括: 部分嵌入在所述衬底中的凹陷沟道浮栅。
3.根据权利要求1所述的器件，其中所述浮栅包括: 在所述半导体衬底以上的FinFET结构。
4.根据权利要求1所述的器件，其中所述浮栅包括: 在所述半导体衬底以上并且向所述半导体衬底中部分嵌入的FinFET结构。
5.根据权利要求1所述的器件，其中所述漏极区域与所述浮栅的充分的部分重叠，从而向所述漏极区域的所述第二端子施加的用于所述器件的编程电压能够经过电容耦合被赋予所述浮栅。
6.根据权利要求5所述的器件，还包括: 在所述浮栅的所述第二侧上设置的并且在所述漏极区域与所述浮栅之间形成的薄氧化物。
7.根据权利要求1所述的器件，还包括: 在所述浮栅的所述第一侧上设置的间隔物氧化物。
8.根据权利要求7所述的器件，其中所述漏极区域比所述源极区域向所述衬底中延伸更远，从而在所述漏极区域与所述浮栅之间的第一重叠大于在所述源极区域与所述浮栅之间的第二重叠。
9.根据权利要求1所述的器件，其中在所述漏极区域与所述浮栅之间的电容耦合大于在所述源极区域与所述浮栅之间的电容耦合。
10.根据权利要求1所述的器件，其中所述两端子器件包括浮栅η沟道晶体管。
11.根据权利要求1所述的器件，其中所述两端子器件包括浮栅P沟道晶体管。
12.根据权利要求1所述的器件，还包括: 经由位线接触而耦合到所述漏极区域的位线，其中所述位线接触被电容地耦合到所述浮栅。
13.根据权利要求12所述的器件，其中所述浮栅还包括: 顶部部分，其中所述位线被电容地耦合到所述浮栅的所述顶部部分。
14.根据权利要求1所述的器件，还包括竖直设置的电容器，所述电容器包括: 电耦合到所述漏极区域的η掺杂区域； 电耦合到所述浮栅并且设置在所述η掺杂区域内的浮栅延伸；以及 在所述η掺杂区域与所述浮栅延伸之间的薄氧化物层。
15.一种存储器单元阵列，包括: 在第一方向上定向的多个位线； 多个两端子可编程非易失性器件，其中所述器件中的每个器件包括:部分嵌入在衬底中的凹陷沟道浮栅，其中所述浮栅包括第一侧、第二侧和底部部分； 耦合到第一端子并且邻近所述浮栅的所述第一侧形成的源极区域； 耦合到第二端子并且邻近所述浮栅的所述第二侧形成的漏极区域，其中所述漏极区域经由位线接触被电耦合到所述位线之一；以及耦合所述源极区域和漏极区域的沟道； 其中所述漏极区域被电容地耦合到所述浮栅。
16.根据权利要求15所述的阵列，还包括: 在与所述第一方向正交的第二方向上定向的至少一个源极线，其中所述至少一个源极线包括在所述阵列的行中排列的非易失性器件的一个或者多个源极区域。
17.根据权利要求15所述的阵列，其中对应非易失性器件的所述漏极区域与所述浮栅的充分的部分重叠，从而向所述漏极区域的所述第二端子施加的用于所述器件的编程电压能够经过电容耦合被赋予给所述浮栅。
18.根据权利要求15所述的阵列，其中对应非易失性器件还包括: 在所述浮栅的所述第二侧上设置的并且在所述漏极区域与所述浮栅之间形成的薄氧化物。
19.根据权利要求15所述的阵列，其中在对应非易失性器件中，相比于所述源极区域沿着所述所述凹陷沟道浮栅的所述第一侧向所述衬底中延伸，所述漏极区域沿着所述第二侧向所述衬底中延伸地更远 ，从而在所述漏极区域与所述浮栅之间的第一重叠大于在所述源极区域与所述浮栅之间的第二重叠。
20.根据权利要求15所述的阵列，其中在对应非易失性器件中，所述位线接触被电容地耦合到所述浮栅。
21.根据权利要求15所述的阵列，其中在对应非易失性器件中，所述浮栅还包括: 顶部部分，其中所述位线被电容地耦合到所述浮栅的所述顶部部分。
22.根据权利要求15所述的阵列，其中对应非易失性器件包括浮栅η沟道晶体管。
23.根据权利要求15所述的阵列，其中对应非易失性器件包括浮栅P沟道晶体管。
24.一种形成存储器单元阵列的方法，包括: 提供具有表面的半导体衬底； 关于所述表面提供多个两端子可编程非易失性器件，其中在行和列中排列所述多个器件； 提供所述非易失性器件的多个浮栅，所述多个浮栅中的每个浮栅关于所述衬底的所述表面竖直设置，所述多个浮栅中的每个浮栅包括第一侧、第二侧和底部部分； 提供多个源极区域，邻近对应浮栅的对应第一侧形成所述多个源极区域中的每个源极区域； 提供多个漏极区域，邻近对应浮栅的对应第二侧形成所述多个漏极区域中的每个漏极区域，所述多个漏极区域中的每个漏极区域被电容地耦合到对应浮栅；并且 提供多个沟道，所述多个沟道中的每个沟道耦合对应非易失性器件的对应源极区域和对应漏极区域。
25.根据权利要求24所述的方法，还包括: 提供在第一方向上定向的多个主位线；并且提供多个位线接触，其中在所述阵列的列中排列的非易失性器件的一个或者多个漏极区域经由一个或者多个位线接触被耦合到对应主位线。
26.根据权利要求25所述的方法，还包括: 提供在与所述第一方向正交的第二方向上定向的多个次位线，其中次位线包括在所述阵列的行中排列的非易失性器件的一个或者多个源极区域。
27.根据权利要求26所述的方法，还包括: 将多个感测放大器耦合到所述多个次位线，以用于测量经过所述两端子非易失性器件中的一个或者多个两端子非易失性器件的电压或者电流。
28.根据权利要求25所述的方法，还包括: 配置对应位线接触，从而所述位线接触被电容地耦合到对应浮栅。
29.根据权利要求25所述的方法，还包括: 配置对应位线，从而所述对应位线被电容地耦合到对应浮栅的顶部部分。
30.根据权利要求24所述的方法，其中所述提供多个漏极区域包括: 形成所述多个漏极区域中的每个漏极区域，从而每个漏极区域与对应浮栅的充分的部分重叠，从而向对应漏极区域的端子施加的用于对应器件的编程电压能够经过电容耦合被赋予所述对应浮栅。
31.根据权利要求24所述的方法，其中所述提供多个浮栅包括: 形成所述多个浮栅中的每个浮栅为在所述衬底的所述表面以上形成的FinFet结构。
32.根据权利要求24所述的方法，其中所述提供多个浮栅包括: 形成所述多个浮栅中的每个浮栅为部分嵌入在所述衬底中的凹陷的沟道。
33.根据权利要求24所述的方法，还包括: 形成多个薄氧化物，所述多个薄氧化物中的每个薄氧化物被设置于对应浮栅的对应第二侧上并且还被形成于对应漏极区域与所述对应浮栅之间。
【文档编号】H01L29/423GK103999194SQ201280062284
【公开日】2014年8月20日 申请日期:2012年10月29日 优先权日:2011年10月28日
【发明者】D·E·菲施, M·C·帕里斯 申请人:伊文萨思公司