检测晶体管重叠电容的方法、消除晶体管重叠电容的方法
【专利摘要】一种检测晶体管重叠电容的方法、一种消除晶体管重叠电容的方法，其中，检测晶体管重叠电容的方法包括：形成第一晶体管和第二晶体管，第一晶体管的第一栅介质层具有第一等效氧化厚度，第二晶体管的第二栅介质层具有第二等效氧化厚度，第二等效氧化厚度与第一等效氧化厚度不同；第二源漏区表面具有第二导电结构，第一导电结构和第二导电结构的形成工艺和尺寸相同；测试获取第一导电结构的顶部表面与第一栅电极层的顶部表面之间的第一电容测试获取第二导电结构的顶部表面与第二栅电极层的顶部表面之间的第二电容；根据第一电容和第二电容，获取第一晶体管的重叠电容和第二晶体管的重叠电容。该检测方法能检测晶体管的重叠电容。
【专利说明】检测晶体管重叠电容的方法、消除晶体管重叠电容的方法
【技术领域】
[0001]本发明涉及半导体制造【技术领域】，尤其涉及一种检测晶体管重叠电容的方法以及一种消除晶体管重叠电容的方法。
【背景技术】
[0002]现有的集成电路以及半导体制造领域内，晶体管是构成半导体器件的一种基本元件之一，因此被广泛应用。随着集成电路的集成化，以及半导体器件的微型化，晶体管的性能对于集成电路的影响越发显著。在影响晶体管性能的因素中，晶体管的重叠电容会对由晶体管形成的半导体器件的工作效率产生影响。
[0003]请参考图1，是现有技术的晶体管的剖面结构示意图，包括:半导体衬底100 ;位于半导体衬底100表面的栅极结构101，所述栅极结构101包括:位于半导体衬底100表面的栅介质层110、位于所述栅介质层110表面的栅电极层111、以及位于所述栅电极层111两侧的侧墙112 ;位于所述栅极结构101两侧的半导体衬底内的源区103a和漏区103b，所述源区103a或漏区103b包括:轻掺杂区120和重掺杂区121。
[0004]其中，所述轻掺杂区120以所述栅电极层111和栅介质层110为掩膜，由第一次离子注入所形成；所述重掺杂区121以所述栅极结构101为掩膜，由第二次离子注入形成，并在所述第二次离子注入工艺之后以热退火激活所述轻掺杂区120和重掺杂区121。因此，所述源区103a或漏区103b，尤其是其中的轻掺杂区120容易经过热退火工艺而扩散进入栅电极层111下方对应的半导体衬底100内，从而使所述源区103a或漏区103b与所述栅电极层111之间存在重叠区域，进而产生重叠电容。当所述重叠电容越大，会导致所述晶体管的频率降低，导致由晶体管所形成的半导体器件的工作效率下降，因此需要在获取所述重叠电容的基础上，在半导体器件中加入与所述重叠电容相应的去耦电容，从而消除所述重叠电容的影响。
[0005]然而，现有技术难以准确获取所述重叠电容的值，导致难以精确消除所述重叠电容对于半导体器件的影响。
[0006]更多含有获取晶体管的重叠电容方法的相关资料请参考专利号为US7656183的美国专利文件。
【发明内容】
[0007]本发明解决的问题是提供一种检测晶体管重叠电容的方法以及一种消除晶体管重叠电容的方法，能够准确地获取晶体管中源区或漏区与栅电极层之间的重叠电容，以进一步改善器件性能。
[0008]为解决上述问题，本发明提供一种检测晶体管重叠电容的方法，包括:形成第一晶体管和与第一晶体管对应的第二晶体管，其中，第一晶体管与第二晶体管的形成工艺和尺寸相同，所述第一晶体管的第一栅介质层具有第一等效氧化厚度，所述第二晶体管的第二栅介质层具有第二等效氧化厚度，所述第二等效氧化厚度与第一等效氧化厚度不同；所述第一晶体管的第一源漏区具有与第一晶体管的第一栅电极层重叠的第一重叠区；所述第一源漏区表面具有第一导电结构；所述第二晶体管的第二源漏区具有与第二晶体管的第二栅电极层重叠的第二重叠区；所述第二源漏区表面具有第二导电结构，所述第一导电结构和第二导电结构的形成工艺、位置和尺寸相同；测试获取所述第一导电结构的顶部表面与第一栅电极层的顶部表面之间的第一电容；测试获取所述第二导电结构的顶部表面与第二栅电极层的顶部表面之间的第二电容；根据所述第一电容和第二电容，获取第一晶体管的重叠电容和第二晶体管的重叠电容。
[0009]可选的，所述第一晶体管包括:第一半导体衬底，所述第一半导体衬底表面具有第一栅介质层，所述第一栅介质层表面具有第一栅电极层，所述第一栅介质层和第一栅电极层两侧的第一半导体衬底表面具有第一侧墙，所述电极层两侧的第一半导体衬底内具有第一源漏区；所述第一晶体管表面具有第一介质层，所述第一导电结构贯穿所述第一介质层；所述第二晶体管包括:第二半导体衬底，所述第二半导体衬底表面具有第二栅介质层，所述第二栅介质层表面具有第二栅电极层，所述第二栅介质层和第二栅电极层两侧的第二半导体衬底表面具有第二侧墙，所述电极层两侧的第二半导体衬底内具有第二源漏区；所述第二晶体管表面具有第二介质层，所述第二导电结构贯穿所述第一介质层。
[0010]可选的，所述第一源漏区、第一介质层、第一侧墙和第一栅电极层构成第三电容，所述第二源漏区、第二介质层、第二侧墙和第二栅电极层构成第五电容，所述第三电容和第五电容相同。
[0011]可选的，所述第一侧墙和第二侧墙的厚度和材料相同，所述第一介质层和第二介质层的材料相同，所述第一栅电极层和第二栅电极层的尺寸相同。
[0012]可选的，所述第一导电结构、第一介质层、第一侧墙和第一栅电极层构成第四电容，所述第一导电结构、第一介质层、第一侧墙和第一栅电极层构成第六电容，所述第四电容和第六电容相同。
[0013]可选的，所述第一介质层第一介质层和第二介质层的材料相同，所述第一栅电极层和第二栅电极层的尺寸相同，所述第一导电结构相对于第一栅电极层的位置、与所述第二导电结构相对于第一栅电极层的位置相同。
[0014]可选的，所述第一等效氧化厚度与第二等效氧化厚度的差值、与所述第一等效氧化厚度的比值大于10%。
[0015]可选的，所述第一重叠区与第二重叠区的面积相同，所述第一栅介质层的材料与第二栅介质层的材料相同，所述第一栅介质层的材料与第二栅介质层的厚度不同。
[0016]可选的，所述第一重叠区与第二重叠区的面积相同，所述第一栅介质层的材料与第二栅介质层的材料不同，所述第一栅介质层的材料与第二栅介质层的厚度相同或不同。
[0017]可选的，所述第一等效氧化厚度或第二等效氧化厚度为5埃?100埃。
[0018]可选的，所述第一栅介质层或第二栅介质层的材料为氧化硅、氮氧化硅或高K介质材料。
[0019]可选的，所述高K介质材料包括HfSiNO、HfZrO或ZrO2。
[0020]可选的，所述第一导电结构包括第一导电插塞、以及位于所述第一导电插塞顶部表面的第一接触层；所述第二导电结构包括第二导电插塞、以及位于所述第二导电插塞顶部表面的第二接触层。[0021]可选的，所述第一晶体管的数量大于或等于1，且所述第二晶体管的数量与第一晶体管的数量相同；所述第一导电结构的数量大于或等于1，且所述第二导电结构的数量相同与第一导电结构的数量相同。
[0022]可选的，当所述第一晶体管和第二晶体管的数量大于I时，所述多个第一栅电极层之间相互电连接，所述多个第一导电结构之间相互电连接，所述多个第二栅电极层之间相互电连接，所述多个第二导电结构之间相互电连接。
[0023]可选的，所述获取第一晶体管的重叠电容和第二晶体管的重叠电容的方法包括:将第一电容减去第二电容，获取电容差；将所述第一等效氧化厚度、第二等效氧化厚度和电容差代入电容公式，分别得到第一重叠电容和第二重叠电容，所述第一重叠电容为所述第一重叠区、第一栅介质层和第一栅电极层构成的电容，所述第二重叠电容为所述第二重叠区、第二栅介质层和第二栅电极层构成的电容。
[0024]可选的，所述第一重叠电容公式为:第一重叠电容等于电容差*第二等效氧化厚度/ (第二等效氧化厚度-第一等效氧化厚度)；所述第二重叠电容的公式为:第二重叠电容等于电容差*第一等效氧化厚度/ (第二等效氧化厚度-第一等效氧化厚度)。
[0025]相应的，本发明还提供一种消除晶体管重叠电容的方法，包括:采用上述任一项方法所获得的晶体管的重叠电容；根据所获得的重叠电容，在半导体器件中加入与所述重叠电容相应的去耦电容，用于消除所述重叠电容的影响。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]所述第一晶体管中的第一栅介质层具有第一等效氧化厚度，第一源漏区与所述第一栅电极层之间具有第一重叠区域；所述第二晶体管中的第二栅介质层具有第二等效氧化厚度，第二源漏区与所述第二栅电极层之间具有第二重叠区域；使所述第二等效氧化厚度与第一等效氧化厚度不同，而所述第二重叠区域的面积与所述第一重叠区域相同，从而所述第一重叠区域、第一栅介质层与第一栅电极层构成的第一重叠电容、与所述第二重叠区域、第二栅介质层与第二栅电极层构成的第二重叠电容不同；同时，由于第一晶体管与第二晶体管的形成工艺和尺寸相同，因此第一晶体管和第二晶体管内其他部分的寄生电容均相同；因此，所测得的第一电容和第二电容之间的电容差，即所述第一晶体管的重叠电容与第二晶体管的重叠电容的差值；因此，通过所述第一电容和第二电容能够精确获得第一晶体管的重叠电容或第二晶体管的重叠电容。所述检测晶体管重叠电容的方法能够准确简便地检测出第一晶体管和第二晶体管中的重叠电容。
[0028]所述消除晶体管重叠电容的方法采用上述所获取的精确的重叠电容，在采用所述晶体管形成的半导体器件中，引入相应的去耦电容，能够有效准确地去除所述重叠电容对于半导体器件的性能影响；从而有利于在半导体器件和集成电路设计中，以提高器件性能。
【专利附图】
【附图说明】
[0029]图1是现有技术的晶体管的剖面结构示意图；
[0030]图2是测试晶体管中的栅极和漏极之间电容的结构的剖面结构示意图；
[0031]图3是本发明实施例所述的检测晶体管重叠电容的方法的流程示意图；
[0032]图4至图6是本发明实施例所述的检测晶体管重叠电容的方法的检测结构的示意图。【具体实施方式】
[0033]如【背景技术】所述，现有技术难以准确获取所述重叠电容的值，导致对消除所述重叠电容造成困难。
[0034]请参考图2，是测试晶体管中的栅极和漏极之间电容的结构的剖面结构示意图，包括:半导体衬底200 ;位于半导体衬底200表面的栅极结构201，所述栅极结构201包括:位于半导体衬底表面的栅介质层210、位于所述栅介质层210表面的栅电极层211、以及位于所述栅电极层211两侧的侧墙212 ;位于所述栅极结构201两侧的半导体衬底200内的源区203a和漏区203b ;位于源区203a或漏区203b表面的导电结构204 ;位于半导体衬底200表面，且覆盖所述栅极结构201和导电结构204的介质层205。所述晶体管栅电极层211和源区203a之间的电容，在所述栅电极层211的顶部表面和导电结构204的顶部表面之间测得。
[0035]本发明的发明人经过研究发现，采用如图2所述的结构测试晶体管的栅电极层211和源区203a之间总电容Cgd时，所测得的总电容Cgd不仅包括源区203a与栅电极层211重叠区域S与所述栅电极层211之间产生的重叠电容Cgdtl，还包括所述栅电极层211、侧墙212、介质层205、以及源区203a之间产生的漏区电容Cgdf，以及所述栅电极层211、侧墙212、介质层205、以及导电结构204之间产生的电容Ceg ;而且，在所述栅电极层211的顶部表面和导电结构201的顶部表面之间，所述电容Cgd(l、电容Cgdf和电容Ceg并联，因此在栅电极层211的顶部表面和导电结构204的顶部表面之间测得的总电容Cgd=Cgd(l+Cgdf+Ceg，无法单独得到所述重叠区域S与所述栅电极层之间的重叠电容Cgd(l。
[0036]尤其是在现有形成具有高K栅介质层和金属栅电极层(High-K Metal Gate7HKMG)的晶体管的工艺过程中时，在形成所述栅极结构以及源区和漏区之后，用于使源区或漏区与其他半导体器件电互连的导电结构采用自对准(Salicide)工艺形成；所述自对准工艺所形成的导电结构仅通过侧墙与栅电极层相互隔离；同时，所述导电结构还能够覆盖部分所述栅电极层的顶部表面，且通过介质层与所述栅电极层相互隔离；因此，导电结构与栅电极层的重叠的面积较大，而与栅电极层之间的距离较小，导致所述栅电极层与导电结构之间产生的电容Ccig较大；进而，在所述栅电极层的顶部表面和导电结构的顶部表面之间测得的总电容Cgd中，所述电容Ccig占的比例较大，从而更加难以通过如图2所述的结构测试重叠区域与所述栅电极层之间的重叠电容Cgd(l。
[0037]经过本发明的发明人进一步研究，提供第一晶体管和第二晶体管，所述第一晶体管中的第一栅介质层、与所述第二晶体管中的第二栅介质层的等效氧化厚度不同；所述第二晶体管的第二源区或第二漏区与所述第二栅电极层之间具有第二重叠区，所述第一晶体管的第一源区或第一漏区与所述第一栅电极层之间的第一重叠区，所述第一重叠区和第二重叠区面积相同；所述第一晶体管的第一源区或第一漏区表面具有第一导电结构，所述第二晶体管的第二源区或第二漏区表面具有第二导电结构；此外，使第一晶体管与第二晶体管的形成工艺和尺寸相同，即第一晶体管和第二晶体管内其他部分的寄生电容均相同。
[0038]分别获取所述第一导电结构的顶部表面与第一栅电极层的顶部表面之间的第一电容，以及所述第二导电结构的顶部表面与第二栅电极层的顶部表面之间的第二电容；通过将所述第一电容和第二电容相减得到的电容差，再结合第一栅介质层和第二栅介质层的等效氧化厚度，代入换算得到的电容公式之后，能够分别得到第一源区或第一漏区与所述第一栅电极层之间的重叠电容，以及第二源区或第二漏区与所述第二栅电极层之间的重叠电容。
[0039]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0040]图3是本发明实施例所述的检测晶体管重叠电容的方法的流程示意图，包括:
[0041]步骤S101，形成第一晶体管和与第一晶体管对应的第二晶体管，其中，第一晶体管与第二晶体管的形成工艺和尺寸相同，所述第一晶体管的第一栅介质层具有第一等效氧化厚度EOT1，所述第二晶体管的第二栅介质层具有第二等效氧化厚度EOT2，所述第二等效氧化厚度与第一等效氧化厚度不同；所述第一晶体管的第一源漏区具有与第一晶体管的第一栅电极层重叠的第一重叠区S1 ;所述第一源漏区表面具有第一导电结构；所述第二晶体管的第二源漏区具有与第二晶体管的第二栅电极层重叠的第二重叠区S2 ;所述第二源漏区表面具有第二导电结构，所述第一导电结构和第二导电结构的形成工艺、位置和尺寸相同；。
[0042]步骤S102，测试获取所述第一导电结构的顶部表面与第一栅电极层的顶部表面之间的第一电容C1 ；
[0043]步骤S103，测试获取所述第二导电结构的顶部表面与第二栅电极层的顶部表面之间的第二电容C2;
[0044]步骤S104，将所述第一电容C1减去第二电容C2得到电容差AC ;
[0045]步骤S105，将所述第一等效氧化厚度EOT1、第二等效氧化厚度EOT2和电容差AC代入公式:Cgdl=AC*E0T2/ (EOT2-EOT1),得到第一重叠电容Cgdl，所述第一重叠电容Cgdl为所述第一重叠区S1与所述第一栅电极层之间的重叠电容；
[0046]步骤S106，将所述第一等效氧化厚度EOT1、第二等效氧化厚度EOT2和电容差AC代入公式=Cgd2=AOEOT1/ (EOT2-EOT1),得到第二重叠电容Cgd2，所述第二重叠电容Cgd2为所述第二重叠区S2与所述第二栅电极层之间的重叠电容。
[0047]图4至图6是本发明实施例所述的检测晶体管重叠电容方法的检测结构的示意图。
[0048]执行步骤S101，请参考图4，图4是所形成的第一晶体管的剖面结构示意图。
[0049]所述第一晶体管包括:位于第一半导体衬底300表面的第一栅极结构301、以及位于所述第一栅极结构301两侧的第一半导体衬底300内的第一源漏区302b，所述第一栅极结构301包括:第一栅介质层310、位于所述第一栅介质层310表面的第一栅电极层311、以及位于所述第一栅介质层310和第一栅电极层311两侧的第一半导体衬底300表面的第一侧墙312，所述第一栅介质层310具有第一等效氧化厚度EOT1 ;所述第一源漏区为分别位于第一栅电极层311两侧的第一源区302a和第一漏区302b，所述第一源漏区与所述第一栅电极层311之间具有第一重叠区S1,除了所述第一重叠区S1以外的第一源区302a或第一漏区302b与所述第一栅电极层311之间具有第三电容C3，且所述第一源区302a或第一漏区302b表面具有第一导电结构303,所述第一导电结构303和所述第一栅电极层311之间具有第四电容C4。
[0050]所述第一晶体管和后续提供的第二晶体管用于测试晶体管的重叠电容；其中，所述第一晶体管或第二晶体管为待测晶体管，或者所述第一晶体管和第二晶体管均为待测晶体管；在本实施例中，所述第一晶体管作为待测晶体管。
[0051]所述第一半导体衬底300表面还包括第一介质层305,所述第一介质层305覆盖所述第一栅极结构301的侧壁和顶部表面，且覆盖所述第一导电结构303的侧壁；所述第一介质层305的材料为氧化硅、氮化硅或氮氧化硅。
[0052]所述第一栅介质层310的第一等效氧化厚度EOT1为5埃?100埃，所述第一栅介质层310的材料包括氧化硅、氮氧化硅或高K介质材料；其中，所述高K介质材料包括HfSiNO、HfZrO或ZrO2 ;当所述第一栅介质层310的材料为氧化硅或氮氧化硅，所述第一栅电极层311的材料为多晶硅；当所述第一栅介质层310的材料为高K介质材料，所述第一栅电极层311的材料为金属，所述金属包括铜、钨、铝或银，所述第一晶体管为高K金属栅(HKMG)晶体管；所述第一侧墙312的材料氧化硅、氮化硅和氮氧化硅中的一种或两种组合；所述第一源区302a或第一漏区302b包括轻掺杂区(未标示)和重掺杂区(未标示)，位于第一栅极结构301两侧的轻掺杂区之间的距离较重掺杂区近，所述重掺杂区的深度较轻掺杂区深。
[0053]实例一，当所述第一栅介质层310的材料为氧化硅或氮氧化硅，所述第一栅电极层311的材料为多晶硅时，所述第一栅介质层310和第一栅电极层311的形成工艺包括沉积工艺、以及所述沉积工艺之后的刻蚀工艺；而且在形成所述第一栅介质层310和第一栅电极层311之后，形成第一侧墙312之前，在所述第一栅电极层311两侧的第一半导体衬底300内进行轻掺杂离子注入，形成轻掺杂区；在所述轻掺杂离子注入之后，进行热退火以激活所述轻掺杂区；在形成所述轻掺杂区之后，在所述第一栅介质层310和第一栅电极层311两侧的半导体衬底300表面形成第一侧墙312 ;在形成所述第一侧墙312之后，在所述第一栅极结构301两侧的第一半导体衬底300内进行重掺杂离子注入，形成重掺杂区；在所述重掺杂离子注入之后，进行热退火以激活所述重掺杂区；所述轻掺杂区和重掺杂区构成第一源区302a和第一漏区302b。
[0054]在所述激活轻掺杂区和重掺杂区的热退火工艺中，所注入的离子会向四周发生扩散；尤其是轻掺杂区内的注入离子，更容易经过扩散而进入第一栅电极层311下方的第一半导体衬底300内，从而使所形成的第一源区302a和第一漏区302b分别与所述第一栅电极层311之间具有第一重叠区S1 ;所述第一源区302a或第一漏区302b的第一重叠区S1、第一栅介质层310和第一栅电极层311能够构成第一重叠电容Cgdl,从而影响器件性能。
[0055]实例二，当所述第一栅介质层310的材料为高K介质材料，所述第一栅电极层311的材料为金属时，所述第一栅极结构301的形成工艺为后栅(Gate Last)工艺,包括:在第一半导体衬底300表面形成以多晶硅为材料的伪栅极层之后，在所述伪栅极层两侧的第一半导体衬底300内形成轻掺杂区；在形成所述轻掺杂区之后，在所述伪栅极层两侧的第一半导体衬底300表面形成第一侧墙312 ;在形成所述第一侧墙312之后，在所述伪栅极层和第一侧墙312构成的伪栅极结构两侧的第一半导体衬底300形成重掺杂区；在形成重掺杂区之后，在所述第一半导体衬底300表面形成与伪栅极结构表面齐平的介质层，并去除所述伪栅极层，在所述伪栅极层的位置形成第一栅介质层310和第一栅电极层311。
[0056]其中，本实例中的轻掺杂区和重掺杂区的形成工艺与实例一中的轻掺杂区和重掺杂区的形成工艺相同，因此本实例所形成的第一源区302a和第一漏区302b也分别与所述第一栅电极层311之间具有第一重叠区S1，且所述第一重叠区S1、第一栅介质层310和第一栅电极层311能够构成第一重叠电容Cgdl ;此外，除了所述第一重叠区S1以外的第一源区302a或第一漏区302b、第一侧墙312、第一介质层305和第一栅电极层311能够构成第三电
各C3。
[0057]所述第一导电结构303位于第一源区302a或第一漏区302b表面，且贯穿所述第一介质层305，用于使第一源区302a或第一漏区302b与其他半导体器件电互连；在本实施例中，所述第一导电结构303位于第一源区302a表面；所述第一导电结构303的材料为铜、鹤或招；本实施例中，所述第一导电结构303包括位于第一半导体衬底300表面的第一导电插塞303a和位于所述第一导电插塞303a表面的第一接触层303b ;而且,所述第一导电结构303、第一侧墙312、第一介质层305和第一栅电极层311之间能够构成第四电容C4 ;所述第四电容C4中包括:由所述第一接触层303b、第一介质层305和第一栅电极层311构成的电容C41,以及由第一导电插塞303a、第一侧墙312、第一介质层305和第一栅电极层311之间构成的电容C42，而且在所述第一栅电极层311顶部和第一导电结构303顶部之间，所述电容C41和电容C42并联，即第四电容C4=C41+C42。
[0058]在本实施例中，所述第一晶体管以及相应的第一导电结构303的数量为I个；在其他实施例中，所述第一晶体管以及相应的第一导电结构303的数量为多个，则所述多个第一晶体管的第一栅电极层311之间相互电连接，所述多个第一导电结构303的顶部相互电连接；后续所获取的第一电容(；在所述相互电连接的第一栅电极层311的顶部和第一导电结构303的顶部之间获得。
[0059]请参考图5，图5是如图4所示的第一晶体管的数量为多个时的俯视结构示意图。
[0060]若干第一晶体管的第一栅电极层311相互平行，且所述若干第一导电结构303位于相邻第一栅电极层311之间；其中,所述若干第一栅电极层311与第一接触点A相互电连接，所述若干第一导电结构303与第一接触点B相互电连接,而所述第一电容C1后续由所述第一接触点A和第二接触点B之间测试获得；即所述第一接触点A和第二接触点B之间，若干第一晶体管的电容构成并联，从而能够增大所述第一接触点A和第二接触点B之间所测得的电容值，有利于后续与第二晶体管的电容进行比较，并得到所需的重叠电容。
[0061]在其他实施例中，位于相邻第一栅电极层311之间的第一导电结构能够由若干导电插塞构成，且位于个第一栅电极层311两侧的导电插塞的数量和位置相同，而所述导电插塞的数量至少为2个，并使所述若干导电插塞的顶部相互电互连。
[0062]请参考图6，图6是所形成的第二晶体管的剖面结构示意图。
[0063]所述第二晶体管包括:位于第二半导体衬底400表面的第二栅极结构401、以及分布位于所述第二栅极结构401两侧的第二半导体衬底400内的第二源漏区，所述第二栅极结构401包括:第二栅介质层410、位于所述第二栅介质层410表面的第二栅电极层411、以及位于所述第二栅介质层410和第二栅电极层411两侧的第二半导体衬底400表面的第二侧墙412，所述第二栅介质层410具有第二等效氧化厚度EOT2，所述第二等效氧化厚度EOT2与第一等效氧化厚度EOT1不同；所述第二源漏区为分别位于第二栅电极层411两侧的第二源区402a和第二漏区402b，且所述第二源漏区与所述第二栅电极层411之间具有第二重叠区S2，所述第二重叠区S2的面积与所述第一重叠区S1相同，除了所述第二重叠区S2以外的第二源区402a或第二漏区402b与所述第二栅电极层411之间具有第五电容C5，所述第五电容C5与第三电容C3相同，且所述第二源区402a或第二漏区402b表面具有第二导电结构403，所述第二导电结构403和所述第二栅电极层411之间具有第六电容C6，所述第六电容C6与第四电容C4相同。
[0064]所述第二晶体管的结构、材料和形成工艺均与第一晶体管相同，第一介质层305的材料与第二介质层405的材料相同，且所述第二导电结构403的位置、结构和材料与所述第一导电结构303 (如图4所不)相同。
[0065]具体的，所述第二栅电极层411的形状与第一栅电极层311 (如图4所示)的形状相同；所述第二侧墙412的厚度和材料与第一侧墙312 (如图4所示)的厚度和材料相同；而且，形成第二源区402a和第二漏区402b的工艺与形成第一源区302a和第一漏区302b(如图4所示)的工艺相同，因此所述第二重叠区S2的面积与所述第一重叠区S1相同；本实施例中，所述第二半导体衬底400表面还包括第二介质层405，所述第二介质层405覆盖所述第二栅极结构401的侧壁和顶部表面，且覆盖所述第二导电结构403的侧壁；所述第二介质层405的材料为氧化硅、氮化硅或氮氧化硅，且所述第二介质层405的材料与第一介质层305 (如图4所示)相同。
[0066]由于所述第二侧墙412的厚度和材料与第一侧墙312相同，第二介质层405的材料与第一介质层305相同，且第二栅电极层411的形状与第一栅电极层311相同，因此，由所述第二栅电极层411、第二侧墙412、第二介质层405和第二源区402a构成的第五电容C5与第三电容C3相同。
[0067]所述第二等效氧化厚度EOT2为5埃?100埃；所述第一等效氧化厚度EOT1与第二等效氧化厚度EOT2的差值、与所述第一等效氧化厚度EOT1的比值大于10% ;在一实施例中，所述第一栅介质层310 (如图4所示)的材料与第二栅介质层410的材料相同，所述第一栅介质层310的材料与第二栅介质层410的厚度不同，使所述第一等效氧化厚度EOT1与第二等效氧化厚度EOT2 ;在另一实施例中，所述第一栅介质层310的材料与第二栅介质层410的材料不同，所述第一栅介质层310的材料与第二栅介质层410的厚度相同或不同，使所述第一等效氧化厚度EOT1与第二等效氧化厚度EOT2。
[0068]所述第二导电结构403贯穿所述第二介质层405 ;在本实施例中，所述第二导电结构403位于第二源区402a表面，所述第二导电结构403的材料为铜、钨或铝；所述第二导电结构403的位置和结构与第一导电结构305 (如图4所示)相同，当所述第二介质层405的材料与第一介质层305相同时，能够保证所述由所述第二导电结构403、第二侧墙412、第二介质层405和第二栅电极层411构成的第六电容C6与第四电容C4相同。
[0069]具体的，本实施例中，所述第二导电结构403包括位于第二半导体衬底400表面的第二导电插塞403a和位于所述第二导电插塞403a表面的第二接触层403b ;而且,所述第二导电结构404、第二侧墙412、第二介质层405和第二栅电极层411之间能够构成第六电容(:6 ;所述第六电容C6中包括:由所述第二接触层403b、第二介质层405和第二栅电极层411构成的电容C61,以及由第二导电插塞403a、第二侧墙412、第二介质层405和第二栅电极层411之间构成的电容C62，而且在所述第二栅电极层411顶部和第二导电结构403顶部之间，所述电容C61和电容C62并联，即第六电容C6=C61+C62。
[0070]所述第二接触层403b到第二栅电极层411的距离、与所述第一接触层303b到第一栅电极层311 (如图4所示)的距离相同，且所述第二接触层403b与第二栅电极层411的重叠面积、与所述第一接触层303b (如图4所示)与第一栅电极层311的重叠面积相同，因此所述电容C61与电容C41相同；所述第二导电插塞403a到第二栅电极层411的距离与所述第一导电插塞303a到第一栅电极层311的距离相同，第二侧墙412的厚度和材料与第一侧墙312相同，第二栅介质层410的材料与第一栅介质层310相同，因此所述电容C62与电容C42相同；因此,所述第六电容C6与第四电容C4相同。
[0071]此外，当所述第一晶体管以及相应的第一导电结构303的数量为多个时，所述第二晶体管以及相应的第二导电结构403的数量与所述第一晶体管相同；所述多个第二晶体管的第二栅电极层411之间相互电连接，多个第二导电结构403的顶部相互电连接；后续所获取的第二电容C2在所述相互电连接的第二栅电极层411的顶部和第二导电结构403的顶部之间获得。
[0072]请继续参考图4，执行步骤S102，获取所述第一导电结构303的顶部表面与第一栅电极层311的顶部表面之间的第一电容Cp
[0073]使所述第一导电结构303的顶部与第二接触点B电连接，所述第一栅电极层311的顶部与第一接触点A电连接；在所述第一接触点A和第二接触点B之间检测得到的电容为第一电容Q。
[0074]所述第一电容C1包括:第一重叠区S1、第一栅介质层310和第一栅电极层311能够构成第一重叠电容Cgdl，所述第一源区302a或第一漏区302b除去第一重叠去S1的部分、第一侧墙312、第一介质层305和第一栅电极层311能够构成第三电容C3,以及所述第一导电结构303、第一侧墙312、第一介质层305和第一栅电极层311构成的第四电容C4 ;而且，在上述第一接触点A和第二接触点B之间的回路中，所述第一重叠电容Cgdl、所述第三电容C3和所述第四电容C4构成并联，即C1=CgdJCJC4 ;因此，所测得的第一电容C1无法代表所述第一重叠电容Cgdl，需要后续获取第二晶体管的第二栅电极层顶部和第二导电结构顶部之间的第二电容C2，并将所述 第一电容C1和第二电容C2进行比较得到所述第一重叠电容Cgdl。
[0075]请继续参考图6，执行步骤S103，获取所述第二导电结构的顶部表面与第二栅电极层的顶部表面之间的第二电容C2。
[0076]所述获取第二电容C2的方法与步骤S103所述获取第一电容C1的方法相同，在此不作赘述；所获取的第二电容C2=cgd2+c5+c6。
[0077]执行步骤S104，将所述第一电容C1减去第二电容C2得到电容差AC。
[0078]即所述AC=C1-C2=CgdACJC4-Cgd2-C5-C6;其中，所述第五电容(:5与第三电容C3，而所述第六电容C6与第四电容C4相同，因此，所述电容差Λ C=Cgdl-Cgd2。
[0079]执行步骤S105，将所述第一等效氧化厚度EOT1、第二等效氧化厚度EOT2和电容差Δ C代入公式=Cgdl= Δ OEOT2/ (EOT2-EOT1),得到第一重叠电容Cgdl,所述第一重叠电容Cgdi为所述第一重叠区S1与所述第一栅电极层之间的重叠电容。
[0080]平板电容公式为:C= ε (相对介电常数)* ε Q (真空介电常数8.86*1(T12)*S (重叠面积)/d (极间距)；对于所述第一重叠电容Cgdl，其极间距即为所述第一栅介质层311的物理厚度Cl1，而所述第一栅介质层311的物理厚度Cl1=EOT1* ε:(第一栅介质层310的相对介电常数)/ ε 2 (氧化娃的相对介电常数)；因此，所述第一重叠电容Cgdl= ε 2* ε fA/EOI^,其中，A1为第一重叠区S1的面积；相应的，所述第二重叠电容Cgd2= ε 2* ε #Α2/Ε0Τ2，其中，Α2为第一重叠区S2的面积；由于所述第二重叠区S2的面积A2与所述第一重叠区S1的面积A1相同，因此，CgZEOT1=Cgt^EOT215
[0081]由于所述电容差AC=Cgdl-Cgd2, A2=A1，因此电容差AC=电容差AC=S2WfA1/EOT1- ε 2* ε 0*Α2/ΕΟΤ2= ε 2* ε 0*Α2 (Ι/ΕΟΤ^Ι/ΕΟ?^)= ε 2* ε ^A1 (l/EOTfl/EOIp;其中，所述ε 2* ε Q*A2=Cgd2*E0T2，ε 2* ε ,A1=Cgt^EOT1 ;进行公式转换得到第一重叠电容 Cgdl=AOEOT2/(EOT2-EOT1),第二重叠电容 Cgd2=AOEOT1/ (EOT2-EOT1X
[0082]因此，将所述第一等效氧化厚度EOT1、第二等效氧化厚度EOTdP电容差AC代入公式Cgdl=AOEOT2/ (EOT2-EOT1)即可得到第一晶体管的重叠电容值；本实施例中，所述第一晶体管为待测晶体管，所述获得的第一重叠电容Cgdl即为所需测定的值。
[0083]当所述第二晶体管也为待测晶体管时，执行步骤S106，将所述第一等效氧化厚度EOT1、第二等效氧化厚度EOI^P电容差Λ C代入公式=Cgd2=AOEOT1/ (EOT2-EOT1)，得到第二重叠电容Cgd2，所述第二重叠电容Cgd2为所述第二重叠区S2与所述第二栅电极层之间的重叠电容；而所述公式第二重叠电容Cgd2的公式的换算过程如步骤S106所述，在此不作赘述。
[0084]本实施例的检测晶体管重叠电容的方法中，提供第一晶体管和第二晶体管，使第一晶体管中的第一栅介质层的第一等效氧化厚度与第二晶体管中的第二栅介质层的第二等效氧化厚度不同；同时，所述第一晶体管及其相应的第一介质层和第一导电结构的材料、结构和形成工艺、与第二晶体管及其相应的第二介质层和第二导电结构均相同；在第一导电结构顶部和第一晶体管的第一栅电极层顶部之间获取第一电容，并在第二导电结构顶部和第二晶体管的第二栅电极层顶部之间获取第二电容之后，将所述第一电容和第二电容相减获得电容差；将所述电容差、第一等效氧化厚度和第二等效氧化厚度代入相应的公式，即可分别获取第一晶体管的第一重叠电容、以及第二晶体管的第二重叠电容；所述检测晶体管重叠电容的方法简单且精确，当获取晶体管的重叠电容之后，能够在半导体器件或集成电路设计过程中，通过设置去耦电容等方式，去除所述重叠电容对晶体管性能的影响。
[0085]相应的，本实施例还提供一种消除晶体管重叠电容的方法，包括在采用上述检测晶体管重叠电容的方法获取第一晶体管或第二晶体管的重叠电容之后，根据所获得的重叠电容，在半导体器件中加入与所述重叠电容相应的去耦电容，用于消除所述重叠电容的对半导体器件的性能的影响。
[0086]综上所述，所述第一晶体管中的第一栅介质层具有第一等效氧化厚度，第一源漏区与所述第一栅电极层之间具有第一重叠区域；所述第二晶体管中的第二栅介质层具有第二等效氧化厚度，第二源漏区与所述第二栅电极层之间具有第二重叠区域；使所述第二等效氧化厚度与第一等效氧化厚度不同，而所述第二重叠区域的面积与所述第一重叠区域相同，从而所述第一重叠区域、第一栅介质层与第一栅电极层构成的第一重叠电容、与所述第二重叠区域、第二栅介质层与第二栅电极层构成的第二重叠电容不同；同时，由于第一晶体管与第二晶体管的形成工艺和尺寸相同，因此第一晶体管和第二晶体管内其他部分的寄生电容均相同；因此，所测得的第一电容和第二电容之间的电容差，即所述第一晶体管的重叠电容与第二晶体管的重叠电容的差值；因此，通过所述第一电容和第二电容能够精确获得第一晶体管的重叠电容或第二晶体管的重叠电容。所述检测晶体管重叠电容的方法能够准确简便地检测出第一晶体管和第二晶体管中的重叠电容。
[0087]所述消除晶体管重叠电容的方法采用上述所获取的精确的重叠电容，在采用所述晶体管形成的半导体器件中，引入相应的去耦电容，能够有效准确地去除所述重叠电容对于半导体器件的性能影响；从而有利于在半导体器件和集成电路设计中，以提高器件性能。
[0088] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
【权利要求】
1.一种检测晶体管重叠电容的方法，其特征在于，包括: 形成第一晶体管和与第一晶体管对应的第二晶体管，其中，第一晶体管与第二晶体管的形成工艺和尺寸相同，所述第一晶体管的第一栅介质层具有第一等效氧化厚度，所述第二晶体管的第二栅介质层具有第二等效氧化厚度，所述第二等效氧化厚度与第一等效氧化厚度不同；所述第一晶体管的第一源漏区具有与第一晶体管的第一栅电极层重叠的第一重叠区；所述第一源漏区表面具有第一导电结构；所述第二晶体管的第二源漏区具有与第二晶体管的第二栅电极层重叠的第二重叠区；所述第二源漏区表面具有第二导电结构，所述第一导电结构和第二导电结构的形成工艺、位置和尺寸相同； 测试获取所述第一导电结构的顶部表面与第一栅电极层的顶部表面之间的第一电容； 测试获取所述第二导电结构的顶部表面与第二栅电极层的顶部表面之间的第二电容； 根据所述第一电容和第二电容，获取第一晶体管的重叠电容和第二晶体管的重叠电容。
2.如权利要求1所述检测晶体管重叠电容的方法，其特征在于， 所述第一晶体管包括:第一半导体衬底，所述第一半导体衬底表面具有第一栅介质层，所述第一栅介质层表面具有第一栅电极层，所述第一栅介质层和第一栅电极层两侧的第一半导体衬底表面具有第一侧墙，所述电极层两侧的第一半导体衬底内具有第一源漏区；所述第一晶体管表面具有第一介质层，所述第一导电结构贯穿所述第一介质层；所述第二晶体管包括:第二半导体衬底，所述第二半导体衬底表面具有第二栅介质层，所述第二栅介质层表面具有第二栅电极层，所述第二栅介质层和第二栅电极层两侧的第二半导体衬底表面具有第二侧墙，所述电极层两侧的第二半导体衬底内具有第二源漏区；所述第二晶体管表面具有第二介质层，所述第二导电结构贯穿所述第一介质层。
3.如权利要求2所述检测晶体管重叠电容的方法，其特征在于，所述第一源漏区、第一介质层、第一侧墙和第一栅电极层构成第三电容，所述第二源漏区、第二介质层、第二侧墙和第二栅电极层构成第五电容，所述第三电容和第五电容相同。
4.如权利要求3所述检测晶体管重叠电容的方法，其特征在于，所述第一侧墙和第二侧墙的厚度和材料相同，所述第一介质层和第二介质层的材料相同，所述第一栅电极层和第二栅电极层的尺寸相同。
5.如权利要求2所述检测晶体管重叠电容的方法，其特征在于，所述第一导电结构、第一介质层、第一侧墙和第一栅电极层构成第四电容，所述第一导电结构、第一介质层、第一侧墙和第一栅电极层构成第六电容，所述第四电容和第六电容相同。
6.如权利要求5所述检测晶体管重叠电容的方法，其特征在于，所述第一介质层第一介质层和第二介质层的材料相同，所述第一栅电极层和第二栅电极层的尺寸相同，所述第一导电结构相对于第一栅电极层的位置、与所述第二导电结构相对于第一栅电极层的位置相同。
7.如权利要求1所述检测晶体管重叠电容的方法，其特征在于，所述第一等效氧化厚度与第二等效氧化厚度的差值、与所述第一等效氧化厚度的比值大于10%。
8.如权利要求1所述检测晶体管重叠电容的方法，其特征在于，所述第一重叠区与第二重叠区的面积相同，所述第一栅介质层的材料与第二栅介质层的材料相同，所述第一栅介质层的材料与第二栅介质层的厚度不同。
9.如权利要求1所述检测晶体管重叠电容的方法，其特征在于，所述第一重叠区与第二重叠区的面积相同，所述第一栅介质层的材料与第二栅介质层的材料不同，所述第一栅介质层的材料与第二栅介质层的厚度相同或不同。
10.如权利要求1所述检测晶体管重叠电容的方法，其特征在于，所述第一等效氧化厚度或第二等效氧化厚度为5埃~100埃。
11.如权利要求1所述检测晶体管重叠电容的方法，其特征在于，所述第一栅介质层或第二栅介质层的材料为氧化硅、氮氧化硅或高K介质材料。
12.如权利要求11所述检测晶体管重叠电容的方法，其特征在于，所述高K介质材料包括 HfSiNO、HfZrO 或 Zr02。
13.如权利要求1所述检测晶体管重叠电容的方法，其特征在于，所述第一导电结构包括第一导电插塞、以及位于所述第一导电插塞顶部表面的第一接触层；所述第二导电结构包括第二导电插塞、以及位于所述第二导电插塞顶部表面的第二接触层。
14.如权利要求1所述检测晶体管重叠电容的方法，其特征在于，所述第一晶体管的数量大于或等于1，且所述第二晶体管的数量与第一晶体管的数量相同；所述第一导电结构的数量大于或等于I，且所述第二导电结构的数量相同与第一导电结构的数量相同。
15.如权利要求14所述检测晶体管重叠电容的方法，其特征在于，当所述第一晶体管和第二晶体管的数量大于I时,所述多个第一栅电极层之间相互电连接,所述多个第一导电结构之间相互电连接，所述多个第二栅电极层之间相互电连接，所述多个第二导电结构之间相互电连接。
16.如权利要求1所述检测晶体管重叠电容的方法，其特征在于，所述获取第一晶体管的重叠电容和第二晶体管的重叠电容的方法包括:将第一电容减去第二电容，获取电容差；将所述第一等效氧化厚度、第二等效氧化厚度和电容差代入电容公式，分别得到第一重叠电容和第二重叠电容，所述第一重叠电容为所述第一重叠区、第一栅介质层和第一栅电极层构成的电容，所述第二重叠电容为所述第二重叠区、第二栅介质层和第二栅电极层构成的电容。
17.如权利要求16所述检测晶体管重叠电容的方法，其特征在于，所述第一重叠电容公式为:第一重叠电容等于电容差*第二等效氧化厚度/ (第二等效氧化厚度-第一等效氧化厚度)；所述第二重叠电容的公式为:第二重叠电容等于电容差*第一等效氧化厚度/(第二等效氧化厚度-第一等效氧化厚度)。
18.一种消除晶体管重叠电容的方法，其特征在于，包括:采用如权利要求1至17任一项方法所获得的晶体管的重叠电容；根据所获得的重叠电容，在半导体器件中加入与所述重叠电容相应的去耦电容，用于消除所述重叠电容的影响。
【文档编号】H01L21/66GK103915360SQ201310006436
【公开日】2014年7月9日 申请日期:2013年1月8日 优先权日:2013年1月8日
【发明者】洪中山 申请人:中芯国际集成电路制造(上海)有限公司