具有薄膜覆晶封装的电子装置制造方法
【专利摘要】本发明提供一种具有薄膜覆晶封装的电子装置，包括可挠性基板、多个输出垫、多个开关元件以及共用测试垫。可挠性基板具有非切除区与切除区。核心电路单元与所述多个输出垫配置于非切除区。所述多个开关元件的第一端分别电性连接至核心电路单元的多个输出端，以及所述多个开关元件的第二端分别电性连接至所述多个输出垫。共用测试垫配置于切除区，其中共用测试垫电性连接至所述多个输出垫。在测试阶段，所述多个开关元件依序导通，以使核心电路单元的多个输出信号的其中之一传送到共用测试垫。
【专利说明】具有薄膜覆晶封装的电子装置
【技术领域】
[0001]本发明是有关于一种电子装置，且特别是有关于一种具有薄膜覆晶封装的电子装置。
【背景技术】
[0002]由于晶圆制造技术的日新月异,使得集成电路(integrated circuit, IC)产业有突飞猛进的发展趋势，所生产的IC更加轻薄短小化、功能复杂化、高脚数化、高频化以及多元化。在此发展趋势下，薄膜覆晶封装(Chip On Film，C0F)满足了其封装需求。薄膜覆晶封装可具有细小间距以及良好的可挠性，使其在尺寸安定性、线路高密度、耐燃性、环保等需求上有很好的表现。
[0003]因此，IC测试(testing)的困难度升高，测试在整个IC制程所占的工作份量也越来越大。在高脚数IC的测试中，尤其在多个串联的薄膜覆晶封装IC的测试中，大量的输入及输出端对于测试机(tester)的兼容性而言,是一个很大的瓶颈(bottle neck)。测试机的系统资源可能不足以应付大接脚数量(high pin count) IC的测试。
[0004]若IC测试机的兼容性跟不上IC的发展，势必将被淘汰，然而，在商品化市场中，厂商的生产成本是取得市场优势的重要关键。
【发明内容】
[0005]本发明提供一种具有薄膜覆晶封装的电子装置，通过控制多个输出信号来分时多工地且多对一地输出至测试垫，以减少所需测试垫的数量，进而增加测试机对电子装置的兼容性。
[0006]本发明提出一种具有薄膜覆晶封装的电子装置，包括:可挠性基板，至少具有非切除区与切除区；核心电路单元，配置于非切除区；多个输出垫，配置于非切除区，其中多个输出垫包括第一输出垫与第二输出垫；多个开关元件，包括第一开关元件与第二开关元件，其中第一开关元件的第一端与第二端分别电性连接至核心电路单元的第一输出端与第一输出垫，而第二开关元件的第一端与第二端分别电性连接至核心电路单元的第二输出端与第二输出垫；以及共用测试垫，配置于切除区。其中共用测试垫电性连接至多个输出垫；其中在测试阶段，多个开关元件依序导通，以使核心电路单元的多个输出信号的其中之一传送到共用测试垫。
[0007]基于上述，本发明通过在测试阶段，控制多个开关元件依序导通，而使配置于非切除区的核心电路单元的多个输出信号的其中之一传送到配置于切除区的共用测试垫，来达到分时多工地且多对一地测试操作，以减少所需测试垫的数量以及增加测试机对电子装置的兼容性。
[0008]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。【专利附图】
【附图说明】
[0009]图1为根据本发明的一实施例的具有薄膜覆晶封装的电子装置的示意图；
[0010]图2为根据本发明的一实施例说明图1所示电子装置100A的开关元件在测试阶段的状态变化的示意图；
[0011]图3A、图3B、图3C、图3D及图3E分别为根据本发明的不同实施例说明图1中电子装置的开关元件的电路示意图；
[0012]图4为根据本发明的另一实施例的具有薄膜覆晶封装的电子装置的电路示意图；
[0013]图5为图4中的电子装置100B的开关元件在测试阶段的状态变化的示意图；
[0014]图6为根据本发明的另一实施例的具有薄膜覆晶封装的电子装置的示意图；
[0015]图7为图6中的电子装置的输入开关元件在测试阶段的状态变化的示意图。
[0016]附图标记说明:
[0017]100A、100B、100C:电子装置；
[0018]110:可挠性基板；
[0019]111:切除线；
[0020]113:非切除区；
[0021]115、115a、115b:切除区；
[0022]120:核心电路单元；
[0023]121:输出端；
[0024]121a?1211:第一?第九输出端；
[0025]1211、1212:子输出端；
[0026]123a?123g:第一?第七输入端；
[0027]130a?1301:第一?第九输出垫；
[0028]140:开关元件；
[0029]140a?1401:第一?第九开关元件；
[0030]141a?141d:第一?第四晶体管；
[0031]143a?143h:第一?第八开关；
[0032]150a?150c:共用测试垫；
[0033]160:控制电路；
[0034]170a?170g:第一?第七输入垫；
[0035]180a?180g:第一?第七输入开关元件；
[0036]190a、190b:共用输入垫；
[0037]tl?t4:测试时间；
[0038]Tl?T5:输入时间。
【具体实施方式】
[0039]图1为根据本发明的一实施例的具有薄膜覆晶封装的电子装置的示意图。如图1所示，电子装置100A具有薄膜覆晶(chip on film，C0F)封装，且包括可挠性基板110、核心电路单元120、多个输出垫、多个开关元件、共用测试垫150a以及控制电路160。对于所述多个输出垫，图1所示实施例将以第一输出垫(例如第一输出垫130a)、第二输出垫(例如第二输出垫130b)与第η输出垫(例如第三输出垫130c)作为说明范例。对于所述多个开关元件，图1所示实施例将以第一开关元件(例如第一开关元件140a)、第二开关元件(例如第二开关元件140b)与第η开关元件(例如第三开关元件140c)作为说明范例。在一些实施例中，核心电路单元120为COF封装的内部电路，而开关元件140a?140c以及控制电路160配置在COF封装的外部。在另一些实施例中，核心电路单元120、开关元件140a?140c以及控制电路160均配置在COF封装的内部。
[0040]第一开关元件140a的第一端与第二端分别电性连接至核心电路单元120的第一输出端121a与第一输出垫130a,第二开关兀件140b的第一端与第二端分别电性连接至核心电路单元120的第二输出端121b与第二输出垫130b。以此类推，第η开关元件(例如第三开关元件140c)的第一端与第二端分别电性连接至核心电路单元120的第η输出端(例如第三输出端121c)与第η输出垫(例如第三输出垫130c)。共用测试垫150a电性连接至输出垫130a?130c。在此实施例中，图1示出电子装置100A具有3个输出垫及3个开关元件，然而实际实施方式并不以此为限。本实施例的电子装置100A可具有任意数量的输出垫及开关元件。另外，开关元件140a?140c可以是三态缓冲器(Tr1-State Buffer)或传输门(transmission gate)。控制电路160可以是控制芯片、微处理器或其它控制装置。
[0041]切除线(cut line) 111将可挠性基板110区分为非切除区113与切除区115。核心电路单元120、输出垫130a?130c、开关元件140a?140c以及控制电路160均配置于非切除区113，而共用测试垫150a配置于切除区115。在此实施例中，电子装置100A可运作于正常操作阶段及测试阶段。在测试阶段，非切除区113与切除区115尚未分离，因此测试机(tester)可以通过探针接触共用测试垫150来测试核心电路单元120的功能(容后详述)。一般而言，共用测试垫150的面积大于各输出垫130a?130c,以方便测试机(tester)下针测试。在测试阶段结束后，可挠性基板110被沿着切除线111进行切割，以便移除切除区115。在切除区115移除后，可挠性基板110可以耦接至印刷电路板、显示面板或是其它任何类型电路主板(未示出)，也就是非切除区113的核心电路单元120可以通过输出垫130a?130c电性连接至电路主板。因此在正常操作阶段，核心电路单元120可以通过输出垫130a?130c输出信号至电路主板。
[0042]在测试阶段时，位于切除区115的共用测试垫150a未被切除，此时，控制电路160输出多个控制信号来分别控制开关元件140a?140c，使开关元件140a?140c依序导通，进而使相对应的核心电路单元120的输出端121a?121c的信号的其中之一传送到共用测试垫150a。因此，测试机可以在不同时间点从共用测试垫150a取得电子装置100A的输出结果作为测试时用。
[0043]举例来说，图2为根据本发明的一实施例说明图1所示电子装置100A的开关元件在测试阶段的状态变化的示意图。请参照图1与图2，若欲使测试机在测试时间tl读取出核心电路单元120的第一输出端121a的信号，则通过控制电路160输出多个控制信号控制使开关元件140a导通(ON)以输出第一输出端121a的信号至共用测试垫150a，以及使其它开关元件140b、140c截止(OFF)。在开关元件140b、140c截止时，开关元件140b、140c可以提供高阻抗(high-1mpedance,—般简写为Z)状态来避免核心电路单元120的输出端121a?121c的信号相互干扰。若欲使测试机在测试时间t2读取出核心电路单元120的第二输出端121b的信号，则通过控制电路160输出多个控制信号控制使开关元件140b导通以输出第二输出端121b的信号至共用测试垫150a，以及使其它开关元件140a、140c截止以提供高阻抗状态来避免核心电路单元120的输出端121a?121c的信号相互干扰。以此类推，若欲使测试机在测试时间t3读取出核心电路单元120的第三输出端121c的信号，则开关元件140c导通以输出第η输出端(例如第三输出端121c)的信号至共用测试垫150a，以及使其它开关元件140a、140b截止。因此，测试机可从单一共用测试垫150a读取多个输出垫130a?130c的信号，以减少所需测试垫的总数，来增加相对应的测试机的兼容性。然而，开关元件140a?140c的导通先后顺序可依照测试的需求而安排，并不以此为限。
[0044]在正常操作阶段时，位于切除区115的共用测试垫150a与并联路径已被切除。控制电路160在正常操作阶段中可输出多个控制信号，来控制使开关元件140a?140c均为导通。因此，电路主板(未示出)可通过输出垫130a?130c来取得相对应的核心电路单元120的输出端121a?121c的输出信号。
[0045]在此实施例中，开关元件140a?140c的输出端可通过相异的薄膜引线(filmlead)电性连接至共用测试垫150a。然而薄膜引线作为电子装置100A的内部信号传输用，所以通常制造为细小的尺寸，因而在正常操作阶段时，且未设置有输出垫130a?130c的状况下，在实际操作层面，将不易通过薄膜引线对电子装置100A的外部做输出。因此，在此实施例中，在各相异的薄膜引线上可配置有输出垫130a?130c，根据此，在正常操作阶段时，可通过相对应的输出垫来对外输出核心电路单元120的输出信号。
[0046]图3A、图3B、图3C、图3D及图3E分别为根据本发明的不同实施例说明图1中电子装置的开关元件的电路示意图。图1中开关元件140a?140c的实施方式可以参照图3A、图3B、图3C、图3D或图3E所示开关元件140的相关说明。
[0047]如图3A所示，开关元件140可包括第一晶体管141a、第二晶体管141b、第一开关143a、第二开关143d、第三开关143b及第四开关143c。在此实施例中，第一晶体管141a例如为P通道金属氧化物半导体(P-channel metal oxide semiconductor,PMOS)晶体管，而第二晶体管141b例如为N通道金属氧化物半导体(N-channel metaloxidesemiconductor,NM0S)晶体管。在图3A的开关元件140中，第一晶体管141a的第一端(例如源极)耦接至系统电压VDD，第一晶体管141a的第二端(例如漏极)耦接至对应的输出垫(例如图1中输出垫130a?130c其中之一)。第二晶体管141b的第一端(例如漏极)耦接至第一晶体管141a的第二端，第二晶体管141b的第二端(例如源极)耦接至接地电压。第一开关143a的第一端耦接至系统电压VDD，第一开关143a的第二端耦接至第一晶体管141a的控制端(例如栅极)。第二开关143d的第一端耦接至第二晶体管141b的控制端(例如栅极)，第二开关143d的第二端耦接至接地电压。在本实施例中，核心电路单元120的输出端121 (例如图1中输出端121a?121c其中之一)包含子输出端1211与1212。第三开关143b的第一端耦接至核心电路单元120的子输出端1211，第三开关143b的第二端耦接至第一晶体管141a的控制端。第四开关143c的第一端耦接至第二晶体管141b的控制端，第四开关143c的第二端耦接至核心电路单元120的子输出端1212。
[0048]请参照图3A。当控制电路(例如图1中控制电路160)通过控制信号控制开关元件140截止时，控制电路控制使第一开关143a与第二开关143d导通、第三开关143b及第四开关143c截止。此时，第一晶体管141a及第二晶体管141b皆为截止，因此开关元件140为高阻抗状态。当控制电路(例如图1中控制电路160)通过控制信号控制开关元件140导通时，控制电路控制使第一开关143a与第二开关143d截止、第三开关143b及第四开关143c导通，以使核心电路单元(例如图1中核心电路单元120)的输出端121的信号传输到对应的输出垫(例如图1中输出垫130a?130c其中之一)。
[0049]在本发明的另一实施例中，开关元件140的实现方式如图3B所示。相较于图3A中的开关元件140，图3B中的开关元件140还包含第三晶体管141c、第四晶体管141d、第五开关143e、第六开关143h、第七开关143f及第八开关143g。在此实施例中，第三晶体管141c例如为PMOS晶体管，而第四晶体管141d例如为NMOS晶体管。在图3B的开关元件140中，第一晶体管141a的第一端(例如源极)耦接至系统电压VDD，第二晶体管141b的第一端(例如漏极)耦接至第一晶体管141a的第二端(例如漏极)，而第二晶体管141b的第二端(例如源极)耦接至接地电压。第一开关143a的第一端耦接至系统电压VDD，第一开关143a的第二端耦接至第一晶体管141a的控制端(例如栅极)。第二开关143d的第一端耦接至第二晶体管141b的控制端(例如栅极)，第二开关143d的第二端耦接至接地电压。在本实施例中，核心电路单元120的输出端121 (例如图1中输出端121a?121c其中之一)包含子输出端1211与1212。第三开关143b的第一端耦接至核心电路单元120的子输出端1211，第三开关143b的第二端耦接至第一晶体管141a的控制端。第四开关143c的第一端耦接至第二晶体管141b的控制端，第四开关143c的第二端耦接至核心电路单元120的子输出端1212。
[0050]第三晶体管141c的第一端(例如源极)耦接至系统电压VDD，第三晶体管141c的第二端(例如漏极)耦接至对应的输出垫(例如图1中输出垫130a?130c其中之一)。第四晶体管141d的第一端(例如漏极)耦接至第三晶体管141c的第二端，第四晶体管141d的第二端(例如源极)耦接至接地电压。第五开关143e的第一端耦接至系统电压VDD，第五开关143e的第二端耦接至第三晶体管141c的控制端(例如栅极)。第六开关143h的第一端耦接至第四晶体管141d的控制端(例如栅极)，第六开关143h的第二端耦接至接地电压。第七开关143f的第一端耦接至第一晶体管141a的第二端，第七开关143f的第二端耦接至第三晶体管141c的控制端。第八开关143g的第一端耦接至第四晶体管141d的控制端，第八开关143g的第二端耦接至第一晶体管141a的第二端。
[0051]请参照图3B。当控制电路(例如图1中控制电路160)通过控制信号控制开关元件140截止时，控制电路控制使第一开关143a导通、第二开关143d导通、第三开关143b截止、第四开关143c截止、第五开关143e导通、第六开关143h导通、第七开关143f截止及第八开关143g截止。此时，第一晶体管141a、第二晶体管141b、第三晶体管141c及第四晶体管141d皆为截止，因此开关元件140为高阻抗状态。当控制电路(例如图1中控制电路160)通过控制信号控制开关元件140导通时，控制电路控制使第一开关143a截止、第二开关143d截止、第三开关143b导通、第四开关143c导通、第五开关143e截止、第六开关143h截止、第七开关143f导通及第八开关143g导通，以使核心电路单元(例如图1中核心电路120)的输出端121的信号传输到相对应的输出垫(例如图1中输出垫130a?130c其中之
一 )O
[0052]如此之外，在本发明的其它实施例中，开关元件140可以是PMOS晶体管(如图3D所示),NMOS晶体管(如图3C所示)或是传输门(transmission gate)(如图3E所示)。相似地，在图3C、图3D或图3E的开关元件的实施例中，控制电路可以通过控制信号来控制开关元件140。截止的开关元件140为高阻抗状态。导通的开关元件140可以将核心电路单元的输出端121的信号传输到相对应的输出垫。
[0053]图4为根据本发明的另一实施例的具有薄膜覆晶封装的电子装置的电路示意图。如图4所示，在此实施例中，电子装置100B可具有多个共用测试垫150a、150b、150c。图4所示实施例可以参照图1、图2以及图3A至图3E的相关说明而类推的。在测试阶段时，位于切除区115的共用测试垫150a与并联路径未被切除，此时，控制电路160输出多个控制信号，来控制使开关元件140a?140c、开关元件140d?140e以及开关元件140f?140i依序导通，以使其相对应的核心电路单元120的输出端的信号分别依序传送到共用测试垫150a?150c。因此，测试机在不同时间从共用测试垫150a、150b及150c取得电子装置100B的输出结果，以便验证核心电路单元120的功能。
[0054]详细而言，图5为图4中的电子装置100B的开关元件在测试阶段的状态变化的示意图。请参照图4与图5，在测试时间tl时，控制电路160输出多个控制信号分别控制使第一开关元件140a、第四开关元件140d及第六开关元件140f导通(ON)来分别传送相对应的第一输出端121a、第四输出端121d及第六输出端121f的信号到共用测试垫150a、150b及150c上。在测试时间tl，控制电路160控制使其它的开关元件截止(OFF)以避免核心电路单元120的输出端121a?121i的信号相互干扰。相似地，控制电路160在测试时间t2控制开关元件140a?140i，而使第二输出端121b、第五输出端121e及第七输出端121g的信号分别传送到共用测试垫150a、150b及150c上。控制电路160在测试时间t3控制开关元件140a?140i,而使第三输出端121c、第四输出端121d及第八输出端121h的信号分别传送到共用测试垫150a、150b及150c上。控制电路160在测试时间t4控制开关元件140a?140i,而使第一输出端121a、第五输出端121e及第九输出端121i的信号分别传送到共用测试垫150a、150b及150c上。如此通过共用测试垫分时多工地且多对一地对核心电路单元120的多个输出端的输出信号进行测试/验证，藉以减少所需测试垫的总数，以及增加相对应的测试机的兼容性。在此，相异的测试时间tl、t2、t3及t4的先后顺序可依照实际测试的需求而安排。
[0055]在测试阶段结束后，可挠性基板110被沿着切除线111进行切割，以便移除切除区115。在切除区115移除后，非切除区113的核心电路单元120可以通过输出垫130a?130c电性连接至印刷电路板、显示面板或是其它任何类型电路主板(未示出)。在正常操作阶段时，位于切除区115的共用测试垫150a?150c与并联路径已被切除，并且控制电路160输出多个控制信号来控制使第一?第九开关元件140a?140i皆为导通，因此电路主板可通过第一?第九输出垫130a?130i来取得相对应的核心电路单元120的第一?第九输出端121a?121i的输出信号。
[0056]然而，各共用测试垫与核心电路单元的各输出端之间的相对关系可以依照实际产品的设计需求来决定。举例来说，在其它实施例中，共用测试垫150a可电性连接至开关元件140b、140d及140f而接收输出端121b、121d及121f的输出信号，共用测试垫150b可电性连接至开关元件140g及140h而接收输出端121g及121h的输出信号，以及共用测试垫150c可电性连接至开关元件140a、140c、140e及140i而接收输出端121a、121c、121e及121i的输出信号。
[0057]在本发明的另一实施例中，电子装置可以是高接脚数(high pincounts)的驱动集成电路(driver IC)，举例来说，电子装置100的脚数可以有1000个，但并不限于此。在一些实施例中，核心电路单元120可以是源极驱动集成电路，用以通过输出垫传送驱动信号至显示面板。
[0058]图6为根据本发明的另一实施例的具有薄膜覆晶封装的电子装置的示意图。图6所示实施例可以参照图1、图2、图3A至图3E、图4以及图5的相关说明而类推的。不同于图4所示实施例之处，在图6所示实施例中电子装置100C还包括第一?第七输入垫170a?170g、第一?第七输入开关元件180a?180g及共用输入垫190a及190b。共用输入垫190a电性连接至第一?第五输入垫170a?170e，共用输入垫190b电性连接至第六输入垫170f及第七输入垫170g。第一?第七输入开关180a?180g的各第一端分别电性连接至核心电路单元120的第一?第七输入端123a?123g，而第一?第七输入开关180a?180g的各第二端分别电性连接至第一?第七输入垫170a?170g。
[0059]在此实施例中，切除线111将可挠性基板110区分为非切除区113与切除区115a及115b。第一?第七输入垫170a?170g以及第一?第七输入开关兀件180a?180g配置于非切除区113，而共用输入垫190a及190b配置于切除区115b。同样地，在此实施例中，电子装置100C可运作于正常操作阶段及测试阶段。在测试阶段时，位于切除区115b的共用输入垫190a及190b未被切除，此时，控制电路160输出多个控制信号来控制使第一?第五输入开关元件180a?ISOe依序导通，以及使第六、第七开关元件180f、180g依序导通，以使其共用输入垫190a及190b的信号传送到核心电路单元120的相对应的输入端。因此，测试机可以在不同时间点将测试信号(或测试样式，test pattern)通过共用输入垫190a及190b输入至电子装置100C的核心电路单元120，以进行核心电路单元120的功能验证。
[0060]详细而言，图7为图6中的电子装置的输入开关元件在测试阶段的状态变化的示意图。请参照图6与图7，在输入时间Tl时，控制电路160输出多个控制信号分别控制使第一输入开关元件180a及第六开关元件180f导通(ON)来分别传送共用输入垫190a及190b的信号到相对应的第一输入端123a及第六输入端123f。在测试时间Tl，控制电路160控制使其它的开关元件截止(OFF)以避免共用输入垫190a及190b的信号干扰核心电路单元120的其它输入端。相似地，控制电路160控制开关元件180a?180g，以将共用输入垫190a及190b的信号在输入时间T2分别传输到第二输入端123b及第七输入端123g。控制电路160控制开关元件180a?180g，以将共用输入垫190a及190b的信号在输入时间T3分别传输到第三输入端123c及第六输入端123f。控制电路160控制开关元件180a?180g，以将共用输入垫190a及120b的信号在输入时间T4分别传输到第四输入端123d及第七输入端123g。控制电路160控制开关元件180a?180g，以将共用输入垫190a及190b的信号在输入时间T5分别传输到第五输入端123e及第六输入端123f。如此通过共用输入垫分时多工地且一对多地将测试机的输入信号输入核心电路单元120的多个输入端来进行测试/验证，藉以减少测试机所需输入垫的总数，以及增加相对应的测试机的兼容性。在此，第一?第七输入开关元件180a?180g的导通先后顺序可依照实际测试的需求而安排，因而不限于此。
[0061]在测试阶段结束后，可挠性基板110被沿着切除线111进行切割，以便移除切除区115a与115b。在切除区115a与115b移除后，非切除区113的核心电路单元120可以通过输入垫170a?170g电性连接至印刷电路板或是其它任何类型电路主板(未示出)。在正常操作阶段时，位于切除区115b的共用输入垫190a及190b与并联路径已被切除，并且控制电路160输出多个控制信号来控制使第一?第七输入开关元件180a?180g皆为导通，因此电路主板可分别通过第一?第七输入垫170a?170g来对核心电路单元120的相对应的第一?第七输入端123a?123g来输入信号。
[0062]综上所述，上述各实施例通过在测试阶段控制多个开关元件依序导通，而使配置于非切除区的核心电路单元的多个输出信号轮流地传送到配置于切除区的共用测试垫，来达到分时多工地且多对一地测试操作。在另一些实施例中，通过在测试阶段控制多个输入开关元件依序导通，而使配置于切除区的共用输入垫的输入信号轮流地传送到核心电路单元的多个输入端，来达到分时多工地且一对多地输入操作测试/验证。在切除共用测试垫及共用输入垫后，在正常操作阶段时，控制以使多个开关元件及输入开关元件皆为导通，以恢复正常的输出及输入状态。上述诸实施例可以减少所需输出测试垫及/或输入测试垫的数量，以便增加测试机对电子装置的兼容性。
[0063]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【权利要求】
1.一种具有薄膜覆晶封装的电子装置，其特征在于，包括: 一可挠性基板，至少具有一非切除区与一切除区； 一核心电路单元，配置于该非切除区； 多个输出垫，配置于该非切除区，其中该些输出垫包括一第一输出垫与一第二输出垫； 多个开关元件，包括一第一开关元件与一第二开关元件，其中该第一开关元件的第一端与第二端分别电性连接至该核心电路单元的一第一输出端与该第一输出垫，而该第二开关元件的第一端与第二端分别电性连接至该核心电路单元的一第二输出端与该第二输出垫；以及 一共用测试垫，配置于该切除区，其中该共用测试垫电性连接至该些输出垫； 其中在一测试阶段，该些开关元件依序导通，以使该核心电路单元的多个输出信号的其中之一传送到该共用测试垫。
2.根据权利要求1所述的电子装置，其特征在于，在一正常操作阶段，该些开关元件均为导通，而该切除区已被移除。
3.根据权利要求1所述的电子装置，其特征在于，还包括: 一控制电路，配置于该非切除区，输出多个控制信号以控制该些开关元件。
4.根据权利要求1所述的电子装置，其特征在于，该些开关元件为三态缓冲器或传输门。
5.根据权利要求1所述的电子装置，其特征在于，该些开关元件其中之一包括: 一第一晶体管，该第一晶体管的第一端耦接至一系统电压，该第一晶体管的第二端耦接至该些输出垫其中之一； 一第二晶体管，该第二晶体管的第一端耦接至该第一晶体管的第二端，该第二晶体管的第二端耦接至一接地电压； 一第一开关，其第一端耦接至该系统电压，该第一开关的第二端耦接至该第一晶体管的控制端； 一第二开关，其第一端耦接至该第二晶体管的控制端，该第二开关的第二端耦接至该接地电压； 一第三开关，其第一端耦接至该核心电路单元，该第一开关的第二端耦接至该第一晶体管的控制端；以及 一第四开关，其第一端耦接至该第二晶体管的控制端，该第二开关的第二端耦接至该核心电路单元。
6.根据权利要求1所述的电子装置，其特征在于，该些开关元件的输出端通过不同薄膜引线电性连接至该共用测试垫。
7.根据权利要求1所述的电子装置，其特征在于，还包括: 多个输入垫，配置于该非切除区，其中该些输入垫包括一第一输入垫与一第二输入垫；一共用输入垫，配置于该切除区，其中该共用输入垫电性连接至该些输入垫；以及多个输入开关兀件，包括一第一输入开关兀件与一第二输入开关兀件，其中该第一输入开关元件的第一端与第二端分别电性连接至该核心电路单元的一第一输入端与该第一输入垫，而该第二输入开关元件的第一端与第二端分别电性连接至该核心电路单元的一第二输入端与该第二输入垫。
8.根据权利要求7所述的电子装置，其特征在于，在该测试阶段，该些输入开关元件依序导通，以使该共用输入垫的信号传送到该核心电路单元的多个输入端的其中之一。
9.根据权利要求8所述的电子装置，其特征在于，在一正常操作阶段，该些输入开关元件均为导通， 而该切除区已被移除。
【文档编号】H01L23/544GK103915416SQ201310006345
【公开日】2014年7月9日 申请日期:2013年1月8日 优先权日:2013年1月8日
【发明者】程智修 申请人:联咏科技股份有限公司