一种功率半导体器件及其形成方法
【专利摘要】本发明公开了一种功率半导体器件及其形成方法，属于半导体器件【技术领域】。本发明所提供的上述功率半导体器件中，所述集电极层为锗层或硅锗层。相较于硅层而言，在相同的掺杂浓度下，所述锗层或硅锗层中具有更大的载流子迁移率、更低的接触势垒以及更低的载流子寿命，从而降低了本发明所公开的功率半导体器件的导通压降和关断时间，且不提高所述功率半导体器件的制作成本，即在不提高制作成本的前提下，解决了现有技术中功率半导体器件导通压降大，关断时间长的问题。
【专利说明】一种功率半导体器件及其形成方法
【技术领域】
[0001]本发明涉及半导体器件【技术领域】，尤其涉及一种功率半导体器件及其形成方法。【背景技术】
[0002]绝缘栅双极型晶体管(InsulatedGate Bipolar Transistor,简称 IGBT)是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET器件的高输入阻抗和电力晶体管(即巨型晶体管，简称GTR)的低导通压降两方面的优点，由于IGBT具有驱动功率小而饱和压降低的优点，目前IGBT作为一种新型的电力电子器件被广泛应用到各个领域。
[0003]在常规IGBT的制备工艺中包括:提供衬底，所述衬底的正面工艺，所述衬底的背面工艺。其中，所述衬底的正面工艺，包括:对所述衬底的正面进行氧化、离子注入、曝光、淀积和刻蚀等工艺，在所述衬底的正面形成PN结、栅电极和发射极图形；所述衬底的背面工艺，包括:对所述衬底的背面进行腐蚀、研磨、离子注入和退火等工艺，在所述衬底的背面形成集电极层。
[0004]然而，现有技术中利用上述工艺形成的IGBT器件的导通压降较高，关断时间较长。
【发明内容】
[0005]为解决上述技术问题，本发明实施例提供了一种功率半导体器件及其形成方法，该功率半导体器件的导通压降较小，关断时间较短。
[0006]为解决上述问题，本发明实施例提供了如下技术方案:
[0007]—种功率半导体器件，所述功率半导体器件中集电极层为锗层或硅锗层。
[0008]优选的，所述锗层或硅锗层的厚度大于0.01 μ m。
[0009]优选的，所述锗层或硅锗层的厚度为0.2μπι-5μπι，包括端点值。
[0010]优选的，当所述功率半导体器件为穿通型功率半导体器件时，所述功率半导体器件还包括:位于所述衬底和集电极层之间的缓冲层。
[0011]优选的，当所述集电极层为硅锗层时，所述缓冲层为硅层或硅锗层。
[0012]优选的，当所述集电极层为锗层时，所述缓冲层为硅层、锗层或硅锗层。
[0013]优选的,所述缓冲层的厚度为I μ m-20 μ m,包括端点值。
[0014]优选的，所述硅锗层中锗的原子百分比为大于或等于10%。
[0015]优选的，当所述缓冲层为硅锗层，且所述集电极层为硅锗层时，所述缓冲层中锗的原子百分比小于所述集电极层中锗的原子百分比。
[0016]一种功率半导体器件的形成方法，包括:提供衬底；对所述衬底背面进行减薄后，在所述衬底的背面形成集电极层；其中，所述集电极层为锗层或硅锗层。
[0017]优选的，还包括:在所述锗层或硅锗层内注入杂质离子；采用退火的方式，激活所述锗层或硅锗层内的杂质离子。[0018]优选的，所述集电极层的杂质离子为硼离子。
[0019]优选的，所述集电极层的杂质离子的注入能量为20KeV-100KeV，包括端点值。
[0020]优选的，所述集电极层的杂质离子的注入剂量为1012/cm2-1016/cm2，包括端点值。
[0021]优选的，当所述功率半导体器件为穿通型功率半导体器件时，还包括:
[0022]在所述衬底与集电极层之间形成缓冲层。
[0023]优选的，当所述集电极层为硅锗层时，所述缓冲层为硅层或硅锗层。
[0024]优选的，当所述集电极层为锗层时，所述缓冲层为硅层、锗层或硅锗层。
[0025]优选的，当所述缓冲层为硅层时，在所述衬底与集电极层之间形成缓冲层包括:对减薄后的衬底背面进行离子注入；采用退火的方式，激活所述衬底内的杂质离子，形成缓冲层。
[0026]优选的，当所述缓冲层为锗层或硅锗层时，在所述衬底与集电极层之间形成缓冲层包括:在减薄后的衬底背面形成锗层或硅锗层。
[0027]优选的，还包括:在所述锗层或硅锗层内注入杂质离子；采用退火的方式，激活所述锗层或硅锗层内的杂质离子。
[0028]优选的，所述锗层或硅锗层的形成工艺为外延工艺或淀积工艺。
[0029]优选的，所述杂质离子的激活温度为300°C -500°C，包括端点值。
[0030]优选的，所述杂质离子的激活温度为400°C。
[0031]优选的，所述退火的时间为10s-120min，包括端点值。
[0032]优选的,所述退火的时间为10min-30min,包括端点值。
[0033]与现有技术相比，上述技术方案具有以下优点:
[0034]本发明实施例所提供的功率半导体器件及其形成方法中，所述集电极层为锗层或硅锗层。相较于硅层而言，在相同的掺杂浓度下，所述锗层或硅锗层中具有更大的载流子迁移率、更低的接触势垒以及更低的载流子寿命，从而降低了所述功率半导体器件的导通压降和关断时间，且不提高所述功率半导体器件的制作成本。
【专利附图】
【附图说明】
[0035]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0036]图1为本发明实施例一所提供的功率半导体器件中衬底正面结构的结构示意图；
[0037]图2为本发明实施例一所提供的功率半导体器件的整体结构示意图；
[0038]图3为本发明一个实施例中所提供的功率半导体器件的整体结构示意图；
[0039]图4为本发明另一个实施例所提供的功率半导体器件的整体结构示意图；
[0040]图5为本发明实施例二所提供的功率半导体器件的整体结构示意图。
【具体实施方式】
[0041]正如【背景技术】部分所述，现有技术中形成的IGBT器件的导通电压较高，关断时间较长。[0042]发明人研究发现，这主要是因为现有技术中所述集电极层的材料为单晶硅、多晶硅或非晶硅。在常规IGBT器件的制备工艺里，形成背面集电极层的退火工艺主要采用普通退火，其退火温度受所述IGBT器件正面金属铝电极的影响，最高温度要小于500°C，而受退火温度的限制，由于退火温度较低，导致集电极层中的杂质离子在硅中的激活率较低，导致现有技术中IGBT器件里，所述集电极层中杂质的激活率一般小于10%，从而使得所述IGBT器件的导通电压较高，关断时间较长。
[0043]为了解决上述问题，现有技术中的一种解决方案是采用激光退火来替代所述集电极层形成过程中的普通退火，从而避免集电极层中的杂质离子在硅中的激活率受退火温度的限制，使得所述集电极层中获得较高的杂质激活率，但是，由于激光退火的设备十分昂贵，导致利用激光退火形成集电极层的IGBT器件的成本较高，应用较少。
[0044]有鉴于此，本发明提供了一种半导体器件及其形成方法。本发明所提供的半导体器件的形成方法，包括:提供衬底；对所述衬底背面进行减薄后，在所述衬底的背面形成集电极层；其中，所述集电极层为锗层或硅锗层。
[0045]相应的，在本发明还提供了通过上述方法形成的半导体器件，该半导体器件中的集电极层为锗层或硅锗层。
[0046]由于相较于硅层而言，在相同的掺杂浓度下，所述锗层或硅锗层中具有更大的载流子迁移率、更低的接触势垒以及更低的载流子寿命，从而降低了本发明所提供的IGBT器件的导通压降和关断时间，且不提高所述IGBT器件的制作成本。
[0047]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。本发明所提供的功率半导体器件优选为IGBT器件，且本发明实施例以所述功率半导体器件为IGBT器件为例进行说明。
[0048]在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。
[0049]实施例一:
[0050]本发明所提供的功率半导体器件的形成方法包括:
[0051]如图1所示，提供衬底10，所述衬底10可采用硅衬底，理论上所述硅衬底可为N型硅衬底或P型硅衬底。本发明实施例中，以所述衬底10为N型硅衬底为例进行描述。
[0052]在所述衬底10正面形成栅极结构20和发射极结构，完成所述衬底10的正面工艺。
[0053]所述栅极结构20包括:形成于所述衬底10正面的栅介质层201以及形成于所述栅介质层201表面的栅电极层202。在本发明实施例中，所述栅介质层201为氧化层，所述栅电极层202为多晶硅栅极，但在本发明的其它实施例中，所述栅介质层201和栅电极层202也可以为其它材料，如所述栅介质层201可以为SrTi03、Hf02或ZrO2等，所述栅电极层202可以为金属等，本发明对此并不做限定。此外，所述栅极结构20还包括栅极钝化层203，所述栅极钝化层203包裹在所述栅介质层201和栅电极层202的侧壁以及所述栅电极层202的上表面，完全覆盖所述栅介质层201和栅电极层202。
[0054]所述发射极结构包括:形成于所述衬底10内的P型阱区301以及形成于所述P型阱区301内的N型源/漏区302，且所述P型阱区301和所述N型源/漏区302的表面与所述衬底10的正面平齐。此外，所述发射极结构还包括导通电极层303，所述导通电极层303完全覆盖P型阱区301和所述N型源/漏区302，以及所述形成于所述衬底10正面的栅极结构20。在本发明实施例中，所述导通电极层303为金属电极层，优选为铝电极层。
[0055]由于所述衬底10正面形成栅极结构20和发射极结构的工艺已为本领域人员所熟知，本发明对此不再详细叙述。
[0056]完成所述衬底10的正面工艺后，对所述衬底10的背面进行减薄，在本发明实施例中，可采用对所述衬底10的背面进行研磨和腐蚀的方法，去除所述衬底10背面的部分衬底材料，即将所述衬底10背面减薄。在本发明的其它实施例中，也可采用其它方法，将所述衬底10的背面减薄，本发明对此并不限定。
[0057]需要说明的是，依据本发明所提供的功率半导体器件的结构及其所应用的电压等级的不同，所述衬底10经过背面减薄后的厚度也不相同，视具体情况而定。
[0058]如图2所示，对所述衬底10背面进行减薄后，在所述衬底10背面形成集电极层40，其中，所述集电极层40为锗层或硅锗层。在本发明实施例中，所述锗层或硅锗层的形成工艺可采用外延工艺，也可以采用淀积等工艺，在本发明的一个实施例中，所述锗层或硅锗层的厚度大于0.01 μ m，优选为0.2 μ m-5 μ m,包括端点值，本发明对此并不限定，视具体情况而定。
[0059]如图3所示，在本发明的一个实施例中，所述集电极层40为锗层，由于硅和锗之间的晶格失配较大，在所述衬底10与所述锗层的界面处形成缺陷密度较高的区域，而且该缺陷区域位于锗层的禁带宽度中，从而可以从所述锗层中俘获电子，在所述锗层内形成P型掺杂，而所述衬底10与所述锗层的界面处形成的缺陷密度较高的区域，俘获电子后，也会形成P型掺杂区域。
[0060]在所述衬底10与集电极层40的界面处存在缺陷密度比较高的区域。其中，所述缺陷主要包括线位错。但沿着所述集电极层40背离所述衬底10的方向，所述锗层中的线位错的密度逐渐降低，相应的缺陷密度也随之降低。因此，在所述衬底10背面形成锗层后，会在所述衬底10背面自然形成位于所述衬底10背面的缺陷密度较高的第一 P型区域401，即defective p Ge区域，和位于所述第一 P型区域401表面的缺陷密度较低的第二 P型区域402，即P Ge区域，两个区域，即本发明实施例中所提供的集电极层40由缺陷密度较高的第一 P型区域401,即defect ive p Ge区域,和缺陷密度较低的第二 P型区域402,即pGe区域，两部分组成。
[0061 ] 如图4所示，在本发明的另一个实施例中，所述集电极层40为硅锗层，所述硅锗层中的硅和锗可以按照任意比例混合，优选的，所述硅锗层中锗的原子百分比优选为大于或等于10%。同理，由于硅和硅锗之间的晶格失配也较大，也会在所述衬底10与所述硅锗层的界面处形成缺陷密度较高的区域，且所述缺陷密度较高的区域，会从所述硅锗层中俘获电子，从而在所述硅锗层内形成P型掺杂，而所述衬底10与所述硅锗层的界面处形成的缺陷密度较高的区域，俘获电子后，也会形成P型掺杂区域。
[0062]由于沿着所述集电极层40背离所述衬底10的方向，所述硅锗层中的线位错密度逐渐降低，所述硅锗层中的缺陷也随之降低，从而在所述衬底10背面自然形成位于所述衬底10背面的缺陷密度较高的第一 P型区域401，即defective p SiGe区域，和位于所述第一 P型硅锗区域表面的缺陷密度较低的第二 P型区域402，即P SiGe区域，两个区域，即本发明实施例中所提供的集电极层40由缺陷密度较高的第一 P型区域401,即defective pSiGe区域，和缺陷密度较低的第二 P型区域402，即p SiGe区域，两部分组成。
[0063]由于和硅层相比，锗层中或硅锗层中具有更大的载流子迁移率和更低的接触势垒，从而使得在相同的掺杂浓度下，锗层或硅锗层中具有更低的体区电阻和接触电阻，进而使得所述集电极层40为锗层或硅锗层的功率半导体器件具有更低的导通压降。
[0064]而且，和硅层相比，锗层中或硅锗层中具有更低的载流子寿命，当所述衬底10背面的PN结正偏时，从所述衬底10内流入所述集电极层40中的电子电流密度更大，从而增强了所述集电极层40对所述衬底10中载流子的抽取能力、使得在所述功率半导体器件关断的过程中，所述衬底10中电子与所述集电极层40中空穴具有更快的复合速度，进而加快了所述功率半导体器件的关断速度，缩短了所述功率半导体器件的关断时间。
[0065]当所述集电极层40中的掺杂浓度较高时，本发明所提供的半导体器件形成方法还包括:在所述锗层或硅锗层内注入杂质离子，并采用退火的方式，激活所述锗层或硅锗层内的杂质离子。
[0066]在本发明的一个实施例中，该具体过程可以为:在所述衬底10背面形成锗层或硅锗层以后，对所述锗层或硅锗层进行离子注入，从而在所述锗层或硅锗层内注入掺杂离子。当在所述锗层或硅锗层内注入满足需求的杂质离子之后，采用退火的方式，激活所述锗层或硅锗层内的杂质离子，形成最终集电极层40。
[0067]在本发明的一个实施例中，所述杂质离子为硼离子。在本发明的其它实施例中，所述杂质离子也可以为其它P型离子，本发明对此并不限定。
[0068]由于所述P型杂质离子在所述锗层或硅锗层中具有较低的激活温度，一般在300°C-500°C的温度范围以内，即可完全激活，从而使得本发明实施例中所提供的功率半导体器件，只需采用普通退火，就能获得较高的杂质激活率。而且所述锗层或硅锗层的形成工艺，与现有技术中的功率半导体器件形成工艺兼容，不会增加额外的制作成本，也不会带来站污等问题。
[0069]因此，本发明实施例中所提供的功率半导体器件形成方法中，所述退火的温度，即杂质离子的激活温度为300°C -500°C，包括端点值，优选为400°C ;所述退火时间为10s-120min,包括端点值，优选为10min_30min，包括端点值，但本发明对此并不做限定，具体选择视具体情况而定。
[0070]由于所述功率半导体器件的导通压降和关断时间，主要受衬底10中电子和空穴形成的等离子体分布的影响，但由于衬底10中的掺杂浓度较低，所述等离子体的建立，主要通过所述衬底10背面PN结中注入和空穴和衬底10正面注入的电子形成，且所述等离子体中电子的浓度近似等于空穴的浓度，呈电中性。当所述等离子体中电子和空穴的浓度越高时，所述功率半导体器件的导通压降越小，关断时间越短。
[0071]因此，精确控制所述衬底10与集电极层40间形成的PN结的位置与所述集电极层40中的掺杂离子浓度，对降低所述功率半导体器件的导通压降和缩短所述功率半导体器件的关断时间至关重要。而所述功率半导体器件中的PN结位置，主要受所述锗层或硅锗层中离子注入时的注入能量影响，所述集电极层40中的杂质离子浓度，主要受所述锗层或硅锗层中离子注入时的注入剂量影响。
[0072]所以，为了降低本发明所提供的功率半导体器件的导通压降，缩短本发明所提供的功率半导体器件的关断时间，在本发明的一个实施例中，所述杂质离子的注入能量优选为20KeV-100KeV，包括端点值；在本发明的另一个实施例中，所述杂质离子的注入剂量优选为1012/cm2-1016/cm2，包括端点值。
[0073]需要说明的是，在300°C-50(TC，包括端点值的条件下，所述P型杂质离子在所述锗层或硅锗层中的扩散系数非常低，因此，通过选择所述杂质离子的注入能量和注入剂量可以精确控制本发明所提供的功率半导体器件中的PN结位置，以及所述PN结附近的掺杂离子分布，从而来控制所述功率半导体器件的导通压降和关断时间。
[0074]还需要说明的是，本发明所提供的功率半导体器件形成方法中，还可以通过选择合适的锗层或硅锗层厚度以及杂志离子的注入能量，使得所述PN结形成于所述衬底10内，从而降低本发明所提供的功率半导体器件在阻断条件下的漏电流。
[0075]综上所述，本发明所提供的半导体器件及其形成方法中，所述集电极层40为锗层或硅锗层，相较于硅层而言，在相同的掺杂浓度下，所述锗层或硅锗层中具有更大的载流子迁移率、更低的接触势垒以及更低的载流子寿命，从而降低了所述功率半导体器件的导通压降和关断时间，且不提高所述功率半导体器件的制作成本。
[0076]实施例二:
[0077]本发明所提供的功率半导体器件包括穿通型功率半导体器件和非穿通型功率半导体器件。如图5所示，当所述功率半导体器件为穿通型功率半导体器件时，本发明所提供的功率半导体器件还包括:位于所述衬底10和集电极层40之间的缓冲层50。所述缓冲层50的掺杂类型与所述集电极层40的掺杂类型相反，从而使得所述缓冲层50与集电极层40形成PN结。具体的，当所述集电极层40为P型掺杂时，所述缓冲层50为N型掺杂；所述集电极层40为N型掺杂时，所述缓冲层50为P型掺杂。本发明实施例以所述功率半导体器件为穿通型功率半导体器件，且所述穿通型功率半导体器件中的集电极层为P型掺杂为例，对本发明所提供的功率半导体器件及其形成方法进行详细说明。
[0078]当所述功率半导体器件为穿通型功率半导体器件时，本发明所提供的功率半导体器件的形成方法，还包括:在所述衬底10与集电极层40之间形成缓冲层50。当所述集电极层40为硅锗层时，所述缓冲层50可以为硅层，也可以为硅锗层；当所述集电极层40为锗层时，所述缓冲层50可以硅层，也可以为硅锗层，还可以为锗层。其中，所述硅锗层中的硅和锗可以按照任意比例混合，优选的，所述硅锗层中锗的原子百分比为大于等于10%。需要说明的是，当所述缓冲层50为硅锗层，且所述集电极层40也为硅锗层时，所述缓冲层50中锗的原子百分比小于所述集电极层40中锗的原子百分比。
[0079]在本发明的一个实施例中，所述缓冲层50为硅层，在所述衬底10与所述集电极层40之间形成缓冲层50包括:对减薄后的衬底10背面进行离子注入，从而在所述衬底10内形成掺杂区域。当所述衬底10内注入满足需求的杂质离子之后，采用退火的方式，激活所述衬底10内的杂质离子，形成缓冲层50。
[0080]在本发明的另一个实施例中，所述缓冲层50为锗层或硅锗层，在所述衬底10与所述集电极层40之间形成缓冲层50包括:在减薄后的衬底10背面形成锗层或硅锗层。在本发明实施例中，所述锗层或硅锗层的形成工艺可采用外延工艺，也可以采用淀积等工艺，本发明对此并不限定，视具体情况而定。
[0081]当所述缓冲层50为锗层或硅锗层时，本发明实施例所提供的形成方法，还包括:在所述锗层或硅锗层内注入杂质离子，并采用退火的方式，激活所述锗层或硅锗层内的杂质离子。在本发明的一具体实施中，该具体过程可以包括:在所述衬底10背面形成锗层或硅锗层以后，对所述锗层或所述硅锗层进行离子注入，从而在所述锗层或硅锗层内注入掺杂离子；当在所述锗层或硅锗层内注入满足需求的杂质离子之后，采用退火的方式，激活所述锗层或硅锗层内的杂质离子，形成缓冲层50。
[0082]在本发明的一个实施例中所述退火的温度，即杂质离子的激活温度，优选在300°C -500°C，包括端点值的温度范围内，更优选的为400°C ;所述退火时间优选在10s-120min,包括端点值的范围内，更优选在10min-30min,包括端点值的范围内，但本发明对此并不做限定，具体选择视具体情况而定。
[0083]需要说明的是，在本发明一实施例中，所述缓冲层50的厚度优选为1μπι-20μπι，包括端点值，而且，所述缓冲层50中的杂质离子可以为磷离子，也可以其它N型离子，只要在所述衬底10内或衬底10背面形成满足要求的N型缓冲层50即可，本发明对此并不做限定。还需要说明的是，在本发明实施例中，所述缓冲层50中的掺杂浓度高于所述集电极层40的掺杂浓度。
[0084]由于相较于硅层而言，锗层中或硅锗层中具有更大的载流子迁移率和更低的接触势垒，从而使得在相同的掺杂浓度下，锗层或硅锗层中具有更低的体区电阻和接触电阻，因此，当所述缓冲层50为锗层或硅锗层时，本发明实施例所提供的功率半导体器件具有更低的导通压降。
[0085]而且，相较于硅层而言，锗层中或硅锗层中具有更低的载流子寿命，当所述衬底10背面的PN结正偏时，从所述衬底10内流入所述集电极层40中的电子电流密度更大，从而增强了所述集电极层40对所述衬底10中载流子的抽取能力、使得在所述功率半导体器件关断的过程中，所述缓冲层50中的电子和空穴具有更快的复合速度，进而加快了所述功率半导体器件的关断速度。因此，当所述缓冲层50为锗层或硅锗层时，本发明实施例所提供的功率半导体器件具有更短的关断时间。
[0086]需要说明的是，由于硅锗层的禁带宽度(即能带宽度)与所述硅锗层中锗的原子百分比成正比，因此，当所述缓冲层50为锗层或硅锗层，且集电极层40也为锗层或硅锗层时，通过合理设置所述缓冲层50和集电极层40中的相对锗原子百分比，可以在所述功率半导体器件中形成平滑连续的能带分布，从而有利于空穴的注入，加快所述功率半导体器件的关断速度。
[0087]还需要说明的是，本发明实施例中均以所述功率半导体器件为平面栅结构的功率半导体器件为例，对本发明所提供的功率半导体器件进行描述的，但本发明所提供的功率半导体器件并不仅限于为平面栅结构的功率半导体器件，同样适用于沟槽栅型功率半导体器件，本发明对此并不做限定。
[0088]综上所述，本发明实施例所提供的功率半导体器件及其形成方法中，所述集电极层40为锗层或硅锗层。相较于硅层而言，在相同的掺杂浓度下，所述锗层或硅锗层中具有更大的载流子迁移率、更低的接触势垒以及更低的载流子寿命，从而降低了所述功率半导体器件的导通压降和关断时间，且不提高所述功率半导体器件的制作成本。
[0089]而且，当所述功率半导体器件为穿通型功率半导体器件时，所述缓冲层50的材料也可以为锗层或硅锗层，从而进一步降低穿通型功率半导体器件的导通压降和关断时间，且不提高所述穿通型功率半导体器件的制作成本。
[0090]本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其它部分的不同之处，各个部分之间相同相似部分互相参见即可。
[0091]对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
【权利要求】
1.一种功率半导体器件，其特征在于，所述功率半导体器件中集电极层为锗层或硅锗层。
2.根据权利要求1所述的功率半导体器件，其特征在于，所述锗层或硅锗层的厚度大于 0.01 μ m。
3.根据权利要求2所述的功率半导体器件，其特征在于，所述锗层或硅锗层的厚度为0.2μL?-5μπ?，包括端点值。
4.根据权利要求1所述的功率半导体器件，其特征在于，当所述功率半导体器件为穿通型功率半导体器件时，所述功率半导体器件还包括:位于所述衬底和集电极层之间的缓冲层。
5.根据权利要求4所述的功率半导体器件，其特征在于，当所述集电极层为硅锗层时，所述缓冲层为硅层或硅锗层。
6.根据权利要求4所述的功率半导体器件，其特征在于，当所述集电极层为锗层时，所述缓冲层为硅层、锗层或硅锗层。
7.根据权利要求4所述的功率半导体器件，其特征在于，所述缓冲层的厚度为1μL?-20μπ?， 包括端点值。
8.根据权利要求1-7任一项所述的功率半导体器件，其特征在于，所述硅锗层中锗的原子百分比为大于或等于10%。
9.根据权利要求8所述的功率半导体器件，其特征在于，当所述缓冲层为硅锗层，且所述集电极层为硅锗层时，所述缓冲层中锗的原子百分比小于所述集电极层中锗的原子百分比。
10.一种功率半导体器件的形成方法，其特征在于，包括: 提供衬底； 对所述衬底背面进行减薄后，在所述衬底的背面形成集电极层； 其中，所述集电极层为锗层或硅锗层。
11.根据权利要求10所述的形成方法，其特征在于，还包括: 在所述锗层或硅锗层内注入杂质离子； 采用退火的方式，激活所述锗层或硅锗层内的杂质离子。
12.根据权利要求10或11所述的形成方法，其特征在于，所述集电极层的杂质离子为硼离子。
13.根据权利要求10或11所述的形成方法，其特征在于，所述集电极层的杂质离子的注入能量为20KeV-100KeV，包括端点值。
14.根据权利要求10或11所述的形成方法，其特征在于，所述集电极层杂质离子的注入剂量为1012/cm2-1016/cm2，包括端点值。
15.根据权利要求10-14任一项所述的形成方法，其特征在于，当所述功率半导体器件为穿通型功率半导体器件时，还包括:在所述衬底与集电极层之间形成缓冲层。
16.根据权利要求15所述的形成方法，其特征在于，当所述集电极层为硅锗层时，所述缓冲层为硅层或硅锗层。
17.根据权利要求15所述的形成方法，其特征在于，当所述集电极层为锗层时，所述缓冲层为硅层、锗层或硅锗层。
18.根据权利要求16或17所述的形成方法，其特征在于，当所述缓冲层为硅层时，在所述衬底与集电极层之间形成缓冲层包括: 对减薄后的衬底背面进行离子注入； 采用退火的方式，激活所述衬底内的杂质离子，形成缓冲层。
19.根据权利要求16或17所述的形成方法，其特征在于，当所述缓冲层为锗层或硅锗层时，在所述衬底与集电极层之间形成缓冲层包括: 在减薄后的衬底背面形成锗层或硅锗层。
20.根据权利要求19所述的形成方法，其特征在于，还包括: 在所述锗层或硅 锗层内注入杂质离子； 采用退火的方式，激活所述锗层或硅锗层内的杂质离子。
21.根据权利要求10-14、16-17或20中任一项所述的形成方法，其特征在于，所述锗层或硅锗层的形成工艺为外延工艺或淀积工艺。
22.根据权利要求11-14、16-17或20中任一项所述的形成方法，其特征在于，所述杂质离子的激活温度为300°C -500°C，包括端点值。
23.根据权利要求22所述的形成方法，其特征在于，所述杂质离子的激活温度为400。。。
24.根据权利要求11-14、16-17或20中任一项所述的形成方法，其特征在于，所述退火的时间为10s-120min，包括端点值。
25.根据权利要求24所述的形成方法，其特征在于，所述退火的时间为10min-30min，包括端点值。
【文档编号】H01L29/739GK103943671SQ201310025255
【公开日】2014年7月23日 申请日期:2013年1月23日 优先权日:2013年1月23日
【发明者】朱阳军, 胡爱斌, 喻巧群, 卢烁今 申请人:中国科学院微电子研究所, 江苏物联网研究发展中心, 江苏中科君芯科技有限公司