具有静电放电防护功效的晶体管结构的制作方法
【专利摘要】本发明公开了一种具有静电放电防护功效的晶体管结构，包含有一基底、一掺杂井、一第一掺杂区、一第二掺杂区以及一第三掺杂区。掺杂井设置于基底中，且具有一第一导电型。第一掺杂区设置在基底中且被掺杂井包围，并具有第一导电型。第二掺杂区设置于基底中且被掺杂井包围，并具有一第二导电型。第三掺杂区设置于基底中且被掺杂井包围，并具有该第二导电型。第一掺杂区与第二掺杂区之间具有一间距。
【专利说明】具有静电放电防护功效的晶体管结构
【技术领域】
[0001]本发明涉及一种晶体管，特别来说，涉及一种具有静电防护效果的晶体管结构。
【背景技术】
[0002]随着半导体集成电路装置的尺寸持续缩小，在次微米的互补式金属氧化物半导体晶体管(complementary metal oxide semiconductor, CMOS)的技术中，较浅的接面深度(junction depth)、更薄的栅极氧化层(gate oxide)的厚度,加入轻掺杂的漏极(lightdoped drain, LDD)、浅沟隔离(shallow trenchisolation, STI)以及自行对准金属娃化物(self-aligned silicide)等工艺已成为标准工艺。但是上述的工艺却使得集成电路产品更容易遭受静电放电(electrostatic discharge, ESD)的损害，因此芯片中必需加入静电放电的防护电路设计来保护积体元件电路。
[0003]请参考图1,所绘示为已知具有静电放电防护元件的电路示意图。在一般情况下，内部电路104可通过输入垫100的信号来执行各种功能，然而若遇到特殊情况，例如输入垫100与人体接触而产生静电放电电流，过大的电流则可能会损害内部电路104。因此，已知技术还会设置有一静电防护元件102，当静电放电电流产生时，静电防护元件102可以适当的开启使ESD电流通过而导出至接地端Vss。
[0004]然而,现有的静电防护元件102常有启动电压(triggering voltage)过高的问题，也就是要一定程度的静电电流才能驱动，这造成了静电防护元件102的反应时间过长，大大降低了其实用性。
【发明内容】
[0005]为了解决前述问题，本发明于是提供了一种具有静电放电防护功效的晶体管结构，能具有较低的启动电压。
[0006]根据本发明的一个实施例，本发明具有静电放电防护功效的晶体管结构，包含有一基底、一掺杂井、一第一掺杂区、一第二掺杂区以及一第三掺杂区。掺杂井设置于基底中，且具有一第一导电型。第一掺杂区设置在基底中且被掺杂井包围，并具有第一导电型。第二掺杂区设置于基底中且被掺杂井包围，并具有一第二导电型。第三掺杂区设置于基底中且被掺杂井包围，并具有该第二导电型。第一掺杂区与第二掺杂区之间具有一间距。
[0007]本发明提供了一种可具有静电防护功效的晶体管结构，其具有寄生二极管结构，因此可以有效降低静电防护的启动电压，以提高静电防护的灵敏度。
【专利附图】
【附图说明】
[0008]图1所绘示为已知具有静电放电防护元件的电路示意图。
[0009]图2、图3与图4所绘示为本发明第一实施例中一种具有静电放电防护效果的晶体管结构的示意图。
[0010]图5所绘示为本发明晶体管结构的防护静电功效示意图。[0011]图6、图7与图8所绘示为本发明第二实施例中一种具有静电放电防护效果的晶体管结构的示意图。
[0012]图9所绘示为本发明又一实施例中一种具有静电放电防护效果的晶体管结构的示意图。
[0013]【符号说明】
[0014]100 输入垫310第四掺杂区
[0015]102 静电防护元件312栅极
[0016]104 内部电路314隔离结构
[0017]300 基底314a隔离结构
[0018]302 掺杂井 316寄生二极管
[0019]304 第一掺杂区318高电位源
[0020]304a 次第一掺杂区320低电位源
[0021]306 第二掺杂区322栅极接地N型金氧晶体管
[0022]308 第三掺杂区324双极性晶体管
【具体实施方式】
[0023]为使本领域技术人员能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合附图，详细说明本发明的构成内容及所欲达成的功效。
[0024]请参考图2、图3与图4，所绘示为本发明第一实施例中一种具有静电放电防护效果的晶体管结构的示意图，其中图3为图2中沿着AA’切线的示意图，而图4为图2与图3中静电放电防护的晶体管结构的等效电路图。如图2与图3所示，本发明具有静电放电防护效果的晶体管的结构包含有一基底300，一掺杂井302、一第一掺杂区304、一第二掺杂区306、一第三掺杂区308以及一第四掺杂区310。基底300例如是硅基底(siliconsubstrate)、嘉晶娃(epitaxial silicon substrate)、娃错半导体基底(silicongermanium substrate)、碳化娃基底或娃覆绝缘(silicon-on-1nsulator, SOI)基底，但不以此为限。掺杂井302设置在基底300中，并具有一第一导电型，例如是P型。掺杂井302较佳会完全包围第一掺杂区304、第二掺杂区306、第三掺杂区308以及第四掺杂区310，也就是说，第一掺杂区304、第二掺杂区306、第三掺杂区308以及第四掺杂区310优选不会和基底300直接接触。
[0025]第一掺杂区304优选具有第一导电型，例如P型；第二掺杂区306优选具有一第二导电型，例如N型；第三掺杂区308优选具有第二导电型，例如N型；第四掺杂区310优选具有第一导电型，例如P型。在一实施例中，第一掺杂区304与第四掺杂区310的掺质浓度相同，且浓度大于掺杂井302的浓度。在另一实施例中，第二掺杂区306与第三掺杂区308的掺质浓度相同。
[0026]从图2的俯视图来看，第一掺杂区304会被第二掺杂区306所完全包围，但第一掺杂区304与第二掺杂区306之间会具有一间距L，也就是说，第一掺杂区304与第二掺杂区308之间是具有宽度为L的掺杂井302，第一掺杂区304与第二掺杂区306并不会直接接触。此外，第二掺杂区306与第三掺杂区308之间掺杂井302上方具有一栅极312，例如是多晶硅或金属的栅极结构，以将第二掺杂区306与第三掺杂区308分开。在第三掺杂区308外围则具有一隔离结构314，其包围住第一掺杂区304、第二掺杂区306以及第三掺杂区308。第四掺杂区310则位于隔离结构314之外，其包围隔离结构314。如图3所示，高电位源318电性连接第二掺杂区306，低电位源320电性连接栅极312、第三掺杂区308以及第四掺杂区310。如此一来，掺杂井302、第二掺杂区306、栅极312以及第三掺杂区308即形成一“栅极接地N型金氧晶体管(gate grounded NMOS, ggNMOS) 322”,其中，第二掺杂区306是作为漏极(drain),第三掺杂区308是作为源极(source),而掺杂井302则是作为本体(body)。在一个实施例中,这些掺杂区例如是通过接触插栓(contact plug)等的结构与高电位源318或低电位源320电性连结。值得注意的是，本发明的第一掺杂区304是浮动(floating)结构，其并不会和其他外部的信号输出/输入端连结，例如并没有和其他的接触插拴连接。如此一来，第一掺杂区304、第二掺杂区306以及之间的掺杂井302就会形成一“寄生二极管(parasiticdiode)316”结构。请一并参考图4的等效电路图，当高电位源318产生一电流量很大的静电放电电流时，此电流会开启栅极接地N型金氧晶体管322，并经由第二掺杂区306而至第三掺杂区308最后流入低电位源320，例如是一接地端，以避免此静电放电电流破坏主要电路。由于本发明额外配置了一第一掺杂区304以和第二掺杂区306形成一寄生二极管316，这样的配置可以有效降低栅极接地N型金氧晶体管322的启动电压(triggering voltage),以提高其静电防护的敏感度。
[0027]请参考图5，所绘示为本发明晶体管结构的防护静电功效示意图，其中横轴为电压(单位:伏特)，而纵轴为电流(单位:安培)，实心三角形的线条表示没有设置浮动第一掺杂区304的结构，而空心菱形的线条则表示有设置浮动第一掺杂区304的结构。由图5可以清楚显示，有设置第一掺杂区304的结构的启动电压约8.3伏特，明显比没有设置第一掺杂区304结构的启动电压(约13.2伏特)小了许多，证明了有设置第一掺杂区304可以得到较灵敏的静电防护效果。在本发明另一实施例中，通过进一步调整第一掺杂区304与第二掺杂区306之间的间距L的大小，可调整启动电压的大小，甚至可以降到I至8伏特之间。
[0028]此外，本实施例的另外一个特点在于，第一掺杂区304可以使用相容于现有制作金属氧化物半导体晶体管的工艺相容，而无需再形成额外的光罩。举例来说，第一掺杂区304可以和第四掺杂区310具有相同的导电型，例如P型，且两者的掺质浓度相同，并以同一道的离子布植工艺形成。如果额外形成掺质浓度不同的掺杂区以达成降低启动电压的效果成本较高，本发明可完全相容于现今的工艺而无需额外的光罩，可节省制作成本。
[0029]请参考图6、图7与图8，所绘示为本发明另一实施例中一种可具有静电防护功效的晶体管结构示意图，其中图7为图6中沿着BB’切线的示意图，而图8为图6与图7中具有静电防护功效的晶体管的等效电路图。本实施例的结构与前一实施例大体上类似，差别在于，前述实施例是应用于栅极接地N型金氧晶体管的静电防护元件，而本实施例则是应用于双极性晶体管(bipolar transistor,BJT)。详细来说,本实施例的第二掺杂区306与第三掺杂区308之间具有一隔离结构314a，使第二掺杂区306与第三掺杂区308之间不会直接接触。在一实施例中，隔离结构314a和隔离结构314是以相同步骤与工艺一起形成。如图7与图8所示，在本实施例中，第二掺杂区306、第三掺杂区308以及掺杂井302于是形成一双极性晶体管324，其中第二掺杂区306是作为集电极(collector)，第三掺杂区308是作为射极(emitter)，掺杂井302则是作为基极(base)。同样的，此双极性晶体管324可以作为静电防护电路，且配合浮动的第一掺杂区304，可以降低双极性晶体管324的启动电压。
[0030]请参考图9，所绘示为本发明又一实施例中具有静电防护功效的晶体管结构的示意图。如图9所示，本实施例的第一掺杂区304可以包含多个次第一掺杂区304a，每个次第一掺杂区304a分开且各自独立地被掺杂井302以及第二掺杂区306所包围，且和第二掺杂区306之间具有间距L。和前述实施例彼此相连且呈现条状的第一掺杂区304，本实施例的次第一掺杂区304a也可以提供良好的静电防护效果。值得注意的是，图9所示的次第一掺杂区304a是以栅极接地N型金氧晶体管322为示例(如图2)，而本领域技术人员应当可以了解，本实施例中的次第一掺杂区304a也可应用于具有双极性晶体管324的结构(如图6所示)。
[0031]综上所述，本发明提供了一种可具有静电防护功效的晶体管结构，其具有寄生二极管结构，因此可以有效降低静电防护的启动电压，以提高静电防护的灵敏度。而应当了解的是，前文的第一导电型以及第二导电型仅为代表不同的导电类型，而于其他实施例中，他们可以互换，例如第一导电型可以是N型，而第二导电型可以是P型。
【权利要求】
1.一种具有静电放电防护功效的晶体管结构，包含: 一基底; 一掺杂井设置于该基底中，其中该掺杂井具有一第一导电型； 一第一掺杂区设置在该基底中且被该掺杂井包围，其中该第一掺杂区具有该第一导电型； 一第二掺杂区设置于该基底中且被该掺杂井包围，其中该第二掺杂区具有一第二导电型，该第一掺杂区与该第二掺杂区之间具有一间距；以及 一第三掺杂区设置于该基底中且被该掺杂井包围，其中该第三掺杂区具有该第二导电型。
2.如权利要求1所述的具有静电放电防护功效的晶体管结构，其中该第一掺杂区为浮动(floating)。
3.如权利要求1所述的具有静电放电防护功效的晶体管结构，其中该第一掺杂区以及该第二掺杂区形成一寄生二极管(parasitic diode)。
4.如权利要求1所述的具有静电放电防护功效的晶体管结构，其中该第二掺杂区连接一信号输入端。
5.如权利要求1所述的具有静电放电防护功效的晶体管结构，其中该第三掺杂区为低电位。
6.如权利要求1所述的具有静电放电防护功效的晶体管结构，还包含一栅极设置在该基底上，且设置在该第二掺杂区以及该第三掺杂区之间。
7.如权利要求6所述的具有静电放电防护功效的晶体管结构，其中该栅极为低电位。
8.如权利要求6所述的具有静电放电防护功效的晶体管结构，其中该栅极、该第二掺杂区以及该第三掺杂区形成一晶体管。
9.如权利要求1所述的晶体管，还包含一隔离结构设置在该基底中，且设置在该第二掺杂区以及该第三掺杂区之间。
10.如权利要求9所述的具有静电放电防护功效的晶体管结构，其中该第二掺杂区、该第三掺杂区以及该掺杂井形成一双极性晶体管。
11.如权利要求1所述的具有静电放电防护功效的晶体管结构，还包含一第四掺杂区设置在该基底中，且该第四掺杂区与该第三掺杂区通过一隔离结构分开。
12.如权利要求11所述的具有静电放电防护功效的晶体管结构，其中该四掺杂区具有该第一导电型，且该四掺杂区与该第一掺杂区具有相同的掺质浓度。
13.如权利要求11所述的具有静电放电防护功效的晶体管结构，其中该第四掺杂区为低电位。
14.如权利要求1所述的具有静电放电防护功效的晶体管结构，其中该第一掺杂区包含多个次第一掺杂区。
15.如权利要求14所述的具有静电放电防护功效的晶体管结构，其中所述第一掺杂区各自被该第二掺杂区分开地包围。
16.如权利要求1所述的具有静电放电防护功效的晶体管结构，其中从俯视图来看该第一掺杂区完全被该第二掺杂区包围。
17.如权利要求1所述的具有静电放电防护功效的晶体管结构，其中该第二掺杂区直接且完全被该掺杂井包围。
18.如权利要求1所述的具有静电放电防护功效的晶体管结构，其中该第三掺杂区直接且完全被该掺杂井包围。
19.如权利要求1所述的具有静电放电防护功效的晶体管结构，其中该第一导电型为P型导电型,且该第二导电型为N型导电型。
20.如权利要求1所述的具有静电放电防护功效的晶体管结构，其中该第一导电型为N型导电型，且该第二导电型为P型导电型。
【文档编号】H01L29/73GK103972225SQ201310043563
【公开日】2014年8月6日 申请日期:2013年2月4日 优先权日:2013年2月4日
【发明者】陈履安, 唐天浩 申请人:联华电子股份有限公司