抑制热簇集的半导体结构、制作抑制热簇集半导体元件的方法与抑制热簇集的方法

抑制热簇集的半导体结构、制作抑制热簇集半导体元件的方法与抑制热簇集的方法
【专利摘要】一种抑制热簇集的半导体结构，包括具有第一掺质浓度的基材、位于基材上并直接接触基材的磊晶层，其具有小于第一掺质浓度的第二掺质浓度、位于磊晶层中的掺质梯度区，其具有从基材向磊晶层渐减的掺质梯度、与位于第一元件区以及第二元件区间的浅沟渠隔离区以及包围浅沟渠隔离的浅沟渠隔离区。浅沟渠隔离区实质上邻近掺质梯度区，以抑制第一元件区影响第二元件区所形成的热簇集。
【专利说明】抑制热簇集的半导体结构、制作抑制热簇集半导体元件的方法与抑制热簇集的方法

【技术领域】
[0001]本发明大致上涉及一种抑制热簇集的半导体结构、制作抑制热簇集半导体元件的方法以及抑制热簇集的方法。特别是，本发明特别针对一种制作具有反向扩散型的掺质梯度区，以及包围住浅沟渠隔离的隔离掺杂区的半导体结构，使得所得的半导体结构中，浅沟渠隔离区实质上邻近掺质梯度区，以抑制半导体元件可能产生的热簇集。

【背景技术】
[0002]互补式金氧半导体影像传感器(CIS)在许多的场合中，例如行动装置、网络摄影机、监视器、玩具或是医疗器材中，都有广泛的用途。如同任何成功的消费性电子产品一样，一个成功的互补式金氧半导体影像传感器也必须要有高感度，才能够在竞争日渐激烈的艰困市场中保持竞争力。
[0003]对于高感度而言，目前最致命的问题之一在于:热簇集失效(hot clusterfailure)的状况。热簇集失效的状况像是传染病一样，不仅会摧毁原本像素的功能，同时还会波及邻近的像素，使得一群正常(normal)与不正常像素(abnormal)都一起变成坏掉(bad)的像素。这些坏掉的像素因为热簇集失效的缘故，又会集合成为十字形(cross)或是块状(block)的簇集(cluster)。
[0004]依据现今严格的产品要求，在许多应用中，只要一个热簇集失效就算是整个晶粒(die)失效，无论其它部份是有多好。解决热簇集的症结在于，有多种可能的根源，遍及各种制程阶段，而且通常还与厂务问题(fab-related)有关。所以目前解决热簇集失效的作法，仍然局限于各个击破(case by case),而没有一个爸底抽薪的办法。


【发明内容】

[0005]本发明于是提出一种抑制热簇集的半导体结构、制作抑制热簇集半导体元件的方法以及用来抑制热簇集的方法。本发明方法可以抑制不正常像素的问题局限于局部，而不致于扩散开来成为热簇集，有效解决了不正常像素倾向形成热簇集的问题，亦避免了单一热簇集造成整个晶粒都失效的灾难。
[0006]本发明首先提出一种半导体元件的制作方法，以抑制热簇集的发生。首先，在基材上形成磊晶层而直接接触此基材。其次，在形成磊晶层后进行热步骤，以在磊晶层中形成掺质梯度区，且掺质梯度区具有从基材向磊晶层方向渐减的掺质梯度。然后，在掺质梯度区完成后进行至少一元件步骤，而形成位于磊晶层中的复数个元件区。复数个元件区可以包括第一元件区、第二元件区、以及位于第一元件区以及第二元件区间的浅沟渠隔离区。浅沟渠隔离区包括浅沟渠隔离以及包围浅沟渠隔离的隔离掺杂区，使得隔离掺杂区实质上接近掺质梯度区。
[0007]在本发明半导体元件的制作方法中，基材、磊晶层与浅沟渠隔离区具有第一导电型，而第一元件区与第二元件区具有第二导电型。
[0008]在本发明半导体元件的制作方法中，基材可以具有第一掺质浓度，磊晶层可以具有第二掺质浓度，而且第一掺质浓度大于第二掺质浓度。
[0009]在本发明半导体元件的制作方法中，在由轮廓模拟(profile simulat1n)所决定的第一温度与第一时间下进行热步骤。
[0010]在本发明半导体元件的制作方法中，位于第一元件区中的第一元件，与位于第二元件区中的第二元件，分别独立为影像传感器。
[0011]在本发明半导体元件的制作方法中，浅沟渠隔离区与掺质梯度区一起建立位能障碍(potential barrier),以抑制从第一元件区经由嘉晶层流向第二元件区的暗电流所造成的热簇集。
[0012]在本发明半导体元件的制作方法中，浅沟渠隔离区实质上与掺质梯度区重叠，以抑制从第一元件区经由磊晶层流向第二元件区的暗电流所造成的热簇集。
[0013]在本发明半导体元件的制作方法中，浅沟渠隔离区实质上与掺质梯度区重叠，以阻断暗电流。
[0014]在本发明半导体元件的制作方法中，第一元件区与第二元件区中还分别形成有第一元件区以及第二元件区，且浅沟渠隔离区较第一元件区与第二元件区的其中至少一个更接近掺质梯度区。
[0015]在本发明半导体元件的制作方法中，掺质梯度区为反向扩散(back diffus1n)区。
[0016]在本发明半导体元件的制作方法中，元件步骤包括退火步骤以调整掺质梯度。
[0017]本发明其次又提出一种抑制热簇集的半导体结构。本发明抑制热簇集的半导体结构，包括基材、磊晶层、掺质梯度区、第一元件区、第二元件区与浅沟渠隔离区。基材具有第一掺质浓度。磊晶层位于基材上、直接接触基材，并具有第二掺质浓度，而且第一掺质浓度大于第二掺质浓度。掺质梯度区位于磊晶层中，并具有从基材向磊晶层渐减的掺质梯度。第一元件区位于磊晶层中，并包括第一元件掺杂区与第一元件。第二元件区亦位于磊晶层中，并包括第二元件掺杂区与第二元件。浅沟渠隔离区位于第一元件区以及第二元件区之间，又包括浅沟渠隔离、以及包围浅沟渠隔离的隔离掺杂区。浅沟渠隔离区实质上邻近掺质梯度区，以抑制第一元件区影响第二元件区所形成的热簇集。
[0018]在本发明的半导体结构中，第一元件与第二元件分别独立为影像传感器(CIS)。
[0019]在本发明的半导体结构中，浅沟渠隔离区实质上与掺质梯度区重叠，以抑制从第一元件区经由磊晶层流向第二元件区的暗电流。
[0020]在本发明的半导体结构中，浅沟渠隔离区较第一元件区与第二元件区的其中至少一个更接近掺质梯度区。
[0021]本发明再提出一种抑制热簇集的方法。首先，形成位于基材上并直接接触此基材的磊晶层。基材具有第一掺质浓度，磊晶层具有第二掺质浓度，而且第一掺质浓度大于第二掺质浓度。其次，进行包括有热步骤(thermal step)的元件步骤,而形成位于嘉晶层中的复数个元件区。复数个元件区中包括第一元件区、第二元件区、浅沟渠隔离区、以及掺质梯度区。第一元件区包括第一元件掺杂区以及第一元件。第二元件区包括第二元件掺杂区以及第二元件。浅沟渠隔离区位于第一元件区以及第二元件之间，并包括浅沟渠隔离、以及包围浅沟渠隔离的隔离掺杂区。热步骤并使得基材与磊晶层之间形成掺质梯度区，而具有从基材向磊晶层渐减的掺质梯度。掺质梯度会使得浅沟渠隔离区实质上接近掺质梯度区，以抑制第一元件区影响第二元件区所形成的热簇集。
[0022]在本发明抑制热簇集的方法中，基材、磊晶层与浅沟渠隔离区具有第一导电型，而第一元件区与第二元件区具有第二导电型。第一导电型为P型，而第二导电型为N型。
[0023]在本发明抑制热簇集的方法中，第一元件与第二元件分别独立为影像传感器。
[0024]在本发明抑制热簇集的方法中，浅沟渠隔离区实质上与掺质梯度区重叠，以抑制从第一元件区经由磊晶层流向第二元件区的暗电流。
[0025]在本发明抑制热簇集的方法中，浅沟渠隔离区较第一元件区与第二元件区的其中至少一个更接近掺质梯度区。

【专利附图】

【附图说明】
[0026]图1至图3示出本发明制作抑制热簇集半导体元件的方法。
[0027]图4示出用来抑制热簇集的半导体结构。
[0028]【符号说明】
[0029]100半导体结构
[0030]101 基材
[0031]110磊晶层
[0032]111接合面
[0033]112掺质梯度区
[0034]120元件区
[0035]121第一元件区
[0036]121’第一元件掺杂区
[0037]121’’ 第一元件
[0038]122第二元件区
[0039]122’第二元件掺杂区
[0040]122’’ 第二元件
[0041]123浅沟渠隔离区
[0042]124浅沟渠隔离
[0043]125隔离掺杂区
[0044]I3O暗电流

【具体实施方式】
[0045]本发明提供一种制作抑制热簇集半导体元件的方法，以及经由此方法所得的得以抑制热簇集的半导体结构。据此，本发明又提出一种抑制热簇集的方法。本发明方法可以将不正常像素的热问题局限于局部，而不致于扩散开来成为热簇集。此举不但可以有效解决了不正常像素倾向影响周边形成热簇集的问题，同时亦避免了少数热簇集会造成整个晶粒失效的灾难。
[0046]第一方面，本发明先提供一种制作抑制热簇集半导体元件的方法，如此一来，就可以成为抑制热簇集的方法。图1至图4示出本发明制作抑制热簇集半导体元件的方法。首先，参考图1，提供基材101，并在基材101上形成磊晶层110而直接接触基材101。可以使用现有方法，在基材101上形成嘉晶层110。
[0047]基材101可以是一种半导体基材，例如硅，并具有掺质，例如III族或是VI族的掺质，优选为P型掺质。但是，相比之下，磊晶层110实质上几乎没有掺质，或是磊晶层110的掺质浓度远小于基材101的掺质浓度。所以，在基材101与磊晶层110之间会产生一个接合面111。
[0048]其次，参考图2，在形成磊晶层110后进行热步骤，而在磊晶层110中邻近接合面111的部份形成一个掺质梯度区112 (dopant gradient reg1n),例如为反向扩散(backdiffus1n)区。可以特别调整热步骤的过程(receipe)，使得掺质梯度区112—方面在磊晶层110中从邻近基材101向磊晶层110方向渐减，另一方面，掺质梯度区112在基材101中从接合面111向基材101方向渐增。
[0049]优选地，热步骤的过程不会太久，以免损伤掺杂阱(doping well)，影响量子产率(quantum yield)与发生串音(cross talk)等问题。进行热步骤的过程不但简单容易,而且还可以与现行的半导体制程兼容，又无需使用特制(custom-ordered)的晶圆(wafer)或基材(substrate)。掺质梯度区112会在基材101与嘉晶层110之间建立位能障碍(potentialbarrier)。
[0050]可以使用模拟(simulat1n)的方法来预测掺质梯度区112的轮廓(profile)。例如，可以视情况需要使用模型(model)、轮廓仿真(profile simulat1n)或是装置仿真(device simulat1n)等多种方式来预测掺质梯度区112的轮廓。例如，在由轮廓模拟(profile simulat1n)所决定的第一温度与第一时间下进行热步骤。
[0051]然后，请参考图3，在完成热步骤的过程与建立掺质梯度区112之后，又在磊晶层110进行至少一元件步骤，而形成位于磊晶层110中的复数个元件区120，也就是像素区(pixel reg1n)。复数个元件区120包括第一元件区121、第二元件区122、以及位于第一元件区121以及第二元件区122间的浅沟渠隔离区123。
[0052]视情况需要，可以使用元件步骤原本所包括的退火步骤，或是额外增加退火步骤来调整掺质梯度，请参考图4，来形成理想的反向扩散区112。视情况需要，第一元件区121与第二元件区122中还可以另外分别形成第一元件掺杂区121’与第二元件掺杂区122’。
[0053]位于第一元件区121中之第一元件121’’，与位于第二元件区122中的第二元件122’’，可以分别独立为影像传感器(CIS)。浅沟渠隔离区123会包括浅沟渠隔离124以及包围浅沟渠隔离124的隔离掺杂区125。在本发明实施方式中，基材101、磊晶层110与隔离掺杂区125具有第一导电型，例如P型，而位于第一元件区121与第二元件区122的各掺杂区121’、122’与各元件121’’、122’’则具有相异的第二导电型，例如N型。
[0054]隔离掺杂区125不但完全包围浅沟渠隔离124，而且隔离掺杂区125还会深入磊晶层110中，使得隔离掺杂区125实质上接近掺质梯度区112以及接合面111。在本发明实施方式中，可以调整浅沟渠隔离区123中隔离掺杂区125的植入条件，使得浅沟渠隔离区123较第一元件掺杂区121’与第二元件掺杂区122’的其中至少一个更接近掺质梯度区112，而形成更加牢不可破的位能障碍。优选地，隔离掺杂区125或浅沟渠隔离124的其中至少一个的深度较第一元件掺杂区121’与第二元件掺杂区122’两者的深度更深而更接近掺质梯度区112。此外，虽然隔离掺杂区125与磊晶层110均有相同形式的掺质，例如P型掺质，但是隔离掺杂区125的掺质浓度远高于磊晶层110的掺质浓度。
[0055]此外，由于先前经过热步骤的过程所建立的掺质梯度区112会在磊晶层110中建立由基材101向磊晶层110方向渐减的掺质梯度，再加上实质上接近掺质梯度区112、又位于浅沟渠隔离区123中的隔离掺杂区125，故可使隔离掺杂区125与掺质梯度区112两者由侧边与底部实质上包覆各元件区121、122，且两者的加成会使得磊晶层110在相邻的第一元件区121以及第二元件区122之间，掺质浓度高到足以被暗电流利用的区域被压缩到最小，也就是建立了足够的位能障碍，结果就是造成第一元件区121以及第二元件区122的其中任何一个的电子流130，都难以跨越此位能障碍而影响其周围相邻的其它元件区。
[0056]例如，此位能障碍可以有效地抑制从第一元件区121经由磊晶层110流向第二元件区122的暗电流130，以及此暗电流所造成的热簇集。如此一来，以上所介绍半导体元件的制作方法，就可以有效地抑制热簇集的发生。优选地，浅沟渠隔离区123会实质上与掺质梯度区112重叠，更有利于抑制，优选地还可以实质上阻断，从第一元件区121经由磊晶层110流向第二元件区122的暗电流130，以及此暗电流130所造成的热簇集。
[0057]经过以上的制作方法，就可以得到一种抑制热簇集的半导体结构。本发明在第二方面即提供一种用来抑制热簇集的半导体结构。本发明用来抑制热簇集的半导体结构100，参考图4，包括基材101、磊晶层110、掺质梯度区112、第一元件区121、第二元件区122与浅沟渠隔离区123。基材101可以是一种半导体基材，例如硅，并具有第一掺质浓度。磊晶层110位于基材101上并直接接触基材101。磊晶层110具有第二掺质浓度，而且第一掺质浓度大于第二掺质浓度。
[0058]掺质梯度区112即位于磊晶层110中，其可以为反向扩散区，所以优选具有从基材101向磊晶层110渐减的掺质梯度。此反向扩散区会在基材101与磊晶层110之间建立位能障碍。
[0059]第一元件区121位于磊晶层110复数个元件区120，也就是像素区，之中，并包括第一元件掺杂区121’与第一元件121’’。第二元件区122亦位于磊晶层110的复数个元件区120之中，并邻近第一元件区121。第二元件区122则包括第二元件掺杂区122’与第二元件122’’。位于第一元件区121中的第一元件121’’，与位于第二元件区122中的第二元件122’’，可以分别独立为影像传感器。
[0060]浅沟渠隔离区123位于第一元件区121以及第二元件区122之间，并包括浅沟渠隔离124以及包围浅沟渠隔离124的隔离掺杂区125。在本发明实施方式中，浅沟渠隔离区123较第一元件掺杂区121’与第二元件掺杂区122’的其中至少一个更接近掺质梯度区112，优选地，隔离掺杂区125或浅沟渠隔离124的其中至少一个的深度较第一元件掺杂区121’与第二元件掺杂区122’两者的深度更深而更接近掺质梯度区112，进而能形成更为牢不可破的位能障碍。
[0061]隔离掺杂区125的位置实质上邻近掺质梯度区112，所以掺质梯度区112配合位于浅沟渠隔离区123中的隔离掺杂区125，就可以抑制第一元件区121影响第二元件区122所形成的热簇集。优选地，浅沟渠隔离区123会实质上与掺质梯度区112重叠，使隔离掺杂区125与掺质梯度区112两者由侧边与底部实质上包覆各元件区121、122，更有利于抑制，优选地还可以实质上阻断，从第一元件区121经由磊晶层110流向第二元件区122的暗电流130，以及因此暗电流130所造成的热簇集。
【权利要求】
1.一种半导体元件的制作方法，包括:形成磊晶层而直接接触基材；在形成所述磊晶层后进行热步骤，以形成掺质梯度区于所述磊晶层中，且所述掺质梯度区具有从所述基材向所述磊晶层方向渐减的掺质梯度；在形成所述掺质梯度区后进行至少一元件步骤，而形成位于所述磊晶层中的复数个元件区，其中所述复数个元件区包括:第一元件区以及第二元件区；以及浅沟渠隔离区，其位于所述第一元件区以及所述第二元件区之间，并包括浅沟渠隔离以及包围所述浅沟渠隔离的隔离掺杂区，使得所述隔离掺杂区实质上接近所述掺质梯度区。
2.根据权利要求1所述的半导体元件的制作方法，其中所述基材、所述磊晶层与所述隔离掺杂区具有第一导电型，而所述第一元件区与所述第二元件区具有第二导电型。
3.根据权利要求1所述的半导体元件的制作方法，其中所述基材具有大于所述磊晶层的第二掺质浓度的第一掺质浓度。
4.根据权利要求1所述的半导体元件的制作方法，其中在由轮廓模拟(profilesimulat1n)所决定的第一温度与第一时间下进行所述热步骤。
5.根据权利要求1所述的半导体元件的制作方法，其中位于所述第一元件区中的第一元件与位于所述第二元件区中的第二元件分别独立为影像传感器(CIS)。
6.根据权利要求1所述的半导体元件的制作方法，其中所述浅沟渠隔离区与所述掺质梯度区一起建立位能障碍(potential barrier),以抑制从所述第一元件区经由所述嘉晶层流向所述第二元件区的暗电流所造成的热簇集。
7.根据权利要求1所述的半导体元件的制作方法，其中所述浅沟渠隔离区实质上与所述掺质梯度区重叠，以抑制从所述第一元件区经由所述磊晶层流向所述第二元件区的暗电流所造成的热簇集。
8.根据权利要求7所述的半导体元件的制作方法，其中所述浅沟渠隔离区实质上与所述掺质梯度区重叠，以阻断所述暗电流。
9.根据权利要求1所述的半导体元件的制作方法，其中所述第一元件区与所述第二元件区中还分别形成有第一元件掺杂区以及第二元件掺杂区，且所述浅沟渠隔离区较所述第一元件掺杂区与所述第二元件掺杂区的至少一个更接近所述掺质梯度区。
10.根据权利要求1所述的半导体元件的制作方法，其中所述掺质梯度区为反向扩散(back diffus1n)区。
11.根据权利要求1所述的半导体元件的制作方法，其中所述元件步骤包括退火步骤以调整所述掺质梯度。
12.—种抑制热簇集的方法，包括:形成位于基材上并直接接触所述基材的磊晶层，其中所述基材具有大于所述磊晶层的第二掺质浓度的第一掺质浓度；以及进行包括热步骤的元件步骤，而形成位于所述磊晶层中的复数个元件区，其中所述复数个元件区包括:第一元件区，包括第一元件掺杂区以及第一元件；第二元件区，包括第二元件掺杂区以及第二元件；以及浅沟渠隔离区，其位于所述第一元件区以及所述第二元件之间，并包括浅沟渠隔离以及包围所述浅沟渠隔离的浅沟渠隔离区，其中所述热步骤使得所述基材与所述磊晶层之间形成掺质梯度区，而具有从所述基材向所述磊晶层渐减的掺质梯度，使得所述浅沟渠隔离区实质上接近所述掺质梯度区，以抑制所述第一元件区影响所述第二元件区所形成的热簇集。
13.根据权利要求12所述的抑制热簇集的方法，其中所述基材、所述磊晶层与所述浅沟渠隔离区具有第一导电型，而所述第一元件区与所述第二元件区具有第二导电型，且所述第一导电型为P型，而所述第二导电型为N型。
14.根据权利要求12所述的抑制热簇集的方法，其中所述第一元件与所述第二元件分别独立为影像传感器。
15.根据权利要求14所述的抑制热簇集的方法，其中所述浅沟渠隔离区实质上与所述掺质梯度区重叠，以抑制从所述第一元件区经由所述磊晶层流向所述第二元件区的暗电流。
16.根据权利要求12所述的抑制热簇集的方法，其中所述浅沟渠隔离区较所述第一元件区与所述第二元件区的至少一个更接近所述掺质梯度区。
17.—种抑制热簇集的半导体结构，包括:基材，其具有第一掺质浓度；位于所述基材上并直接接触所述基材的磊晶层，其具有第二掺质浓度，其中所述第一掺质浓度大于所述第二掺质浓度；掺质梯度区，位于所述磊晶层中，并具有从所述基材向所述磊晶层渐减的掺质梯度；第一元件区，位于所述磊晶层中并包括第一元件掺杂区与第一元件；第二元件区，位于所述磊晶层中并包括第二元件掺杂区与第二元件；以及浅沟渠隔离区，其位于所述第一元件区以及所述第二元件区之间，并包括浅沟渠隔离以及包围所述浅沟渠隔离的浅沟渠隔离区，其中所述浅沟渠隔离区实质上邻近所述掺质梯度区，以抑制所述第一元件区影响所述第二元件区所形成的热簇集。
18.根据权利要求17所述的半导体结构，其中所述第一元件与所述第二元件分别独立为影像传感器。
19.根据权利要求18所述的半导体结构，其中所述浅沟渠隔离区实质上与所述掺质梯度区重叠，以抑制从所述第一元件区经由所述磊晶层流向所述第二元件区的暗电流。
20.根据权利要求17所述的半导体结构，其中所述浅沟渠隔离区较所述第一元件区与所述第二元件区的其中至少一个更接近所述掺质梯度区。
【文档编号】H01L27/146GK104167419SQ201310091244
【公开日】2014年11月26日 申请日期:2013年3月21日 优先权日:2013年3月21日
【发明者】吴扬, 郁飞霞, 张中玮 申请人:英属开曼群岛商恒景科技股份有限公司