功率半导体设备的制作方法
【专利摘要】本发明公开了一种功率半导体设备。该功率半导体设备包括第二导电型第一结终端扩展（JTE）层被形成为使得该第二导电型第一JTE层与第二导电型阱层的一侧相接触；第二导电型第二JTE层，与所述第二导电型第一JTE层形成在同一直线上，并且被形成为使得该第二导电型第二JTE层在所述基底的长度方向与所述第二导电型第一JTE层相隔离；以及多晶硅层，被形成为使得与所述第二导电型阱层和所述第二导电型第一JTE层的上部相接触。
【专利说明】功率半导体设备
[0001]相关申请的交叉引用
[0002]本申请要求于2012年11月26日提交的，发明名称为“Power SemiconductorDevice”韩国专利申请N0.10-2012-0134700的权益，该申请的全部内容通过引用的方式结合到本申请中。
【技术领域】
[0003]本发明涉及一种功率半导体设备。
【背景技术】
[0004]在除了美国专利US2011-0180813A之外的功率半导体设备中，截止区域被用于通过应用独立的结构来支持耐受电压从而防止在高耐受电压元件中的有源电池的边缘部分的电场集中的目的，并且广泛使用的结构是环型结构或者环型结构和多场板结构。
[0005]在具有预定间隔在P层之间的P层互相连接并且在操作关闭模式时耗尽层的扩展增加的方法中，保护宽截止区域需要具有上述结构的功率半导体设备来获得所需要的耐受电压。
[0006]然而，在截止区域宽度的增长引起了在操作开启模式时具有相同芯片大小的有源区域的减少，从而引起了传导损耗的增加、设备的热量生成的增加，或者由于为了维持相同的有源区域造成的芯片大小的增加而带来的生产成本的增加。
[0007]因此，要求功率半导体设备可以在维持耐受电压的同时缩小大小。
[0008]现有技术专利文献1:US2011-0180813A
【发明内容】
[0009]本发明致力于提供一种可以在维持高耐受电压的同时缩小设备的大小的功率半导体设备。
[0010]根据本发明的实施方式，提供了一种功率半导体设备，该功率半导体设备包括:第一导电型漂移层，该第一导电型漂移层包括一个表面和另一个表面，并且被划分为有源区、连接区和截止区；第二导电型半导体基底，该第二导电型半导体基底形成于所述第一导电型漂移层的所述另一个表面上；第二导电型阱层，该第二导电型阱层从所述第一导电型漂移层的所述一个表面在厚度方向以预定的深度形成，并且形成在所述有源区内；第二导电型第一结终端扩展(junction termination extension, JTE)层,该第二导电型第一 JTE层被形成为使得与所述第二导电型阱层的一侧相接触；第二导电型第二 JTE层，该第二导电型第二 JTE层与所述第二导电型第一 JTE层形成在同一直线上，并且被形成为使得该第二导电型第二 JTE层在所述基底的长度方向与所述第二导电型第一 JTE层相隔离；以及多晶硅层，被形成为使得该多晶硅层与所述第二导电型阱层和所述第二导电型第一 JTE层的上部相接触。
[0011 ] 在这里，所述第二导电型第一 JTE层和所述第二导电型第二 JTE层可以具有低于所述第二导电型讲层的浓度(concentration)的浓度。
[0012]此外，所述多晶硅层被形成为使得所述多晶硅层可以在所述基底的长度方向距离所述第二导电型阱层比距离所述第二导电型第二 JTE层更近。
[0013]此外，所述功率半导体设备可以进一步包括第一绝缘层，被形成为使得该第一绝缘层与从所述第二导电型第一 JTE层的上端部分到所述第二导电型第二 JTE层的上部的区域相接触。在这里，所述多晶硅层被形成为使得可以与所述第二导电型阱层和所述第二导电型第一 JTE层的上部相接触，并且被形成为使得所述多晶硅层与在所述第一绝缘层的侧表面和上表面中的任意区域相接触。
[0014]此外，所述第二导电型第二 JTE层可以在所述基底的长度方向上以比所述第二导电型第一 JTE层更长的长度形成。
[0015]此外，所述功率半导体设备可以进一步包括沟槽，被形成为使得该沟槽从所述第一导电型漂移层的一个表面在厚度方向穿过所述第二导电型阱层，并且该沟槽包括所述第二导电型阱层。
[0016]此外，所述功率半导体设备可以进一步包括第二绝缘层，该第二绝缘层形成于所述第二导电型阱层和所述第二导电型第一 JTE层上，且该第二绝缘层包括所述沟槽的内侧表面。
[0017]此外，所述功率半导体设备可以进一步包括第二电极区，该第二电极区形成于所述第二导电型阱层上，并且形成于所述沟槽的两个外壁上；第三绝缘层，该第三绝缘层包括所述第一导电型漂移层的一个表面的所述沟槽的上部和在所述基底的长度方向与所述沟槽的上部相隔离的所述多晶硅层的上部，并且该第三绝缘层包括用于在所述第一绝缘层上形成所述第一电极的开口部分；以及第二电极，该第二电极包括在所述沟槽的上部侧的第三绝缘层并且形成于所述第一导电型漂移层的所述一个表面上。
[0018]此外，所述功率半导体设备可以进一步包括第一电极，该第一电极包括用于形成所述第三绝缘层的所述第一电极的开口部分，以及该第一电极形成于所述第三绝缘层的上部的任意区域上。
[0019]此外，所述功率半导体设备可以进一步包括第三电极，该第三电极形成于所述第二导电型半导体基底的下表面上。
[0020]此外，所述功率半导体设备可以进一步包括第一导电型缓冲层，该第一导电型缓冲层形成于所述第一导电型漂移层与所述第二导电型半导体基底之间。
[0021]此外，第一导电型可以是N型，以及第二导电型可以是P型。
【专利附图】
【附图说明】
[0022]本发明的上述和其它目的、特征和优势可以从以下结合附图的详细描述中更加清楚地理解，其中
[0023]图1是根据本发明的实施方式显示功率半导体设备的配置的剖面图；
[0024]图2是显示图1的功率半导体设备的空穴运动路径的剖面图；
[0025]图3是显示图1的功率半导体设备的耗尽层的结构的剖面图；以及
[0026]图4是根据本发明另一个实施方式显示功率半导体设备的配置的剖面图。【具体实施方式】
[0027]本发明的目的、特征和优势可以从以下结合附图的优选实施方式的详细描述中更加清楚地理解。在附图中，相同或相似的组件用相同的参考数字来表示，并且其中多余的描述将被省略。进一步地，在以下说明书中，术语“第一”、“第二”、“一侧”、“另一侧”等用于将某一组件与其它组件区分，但是这些组件的配置不应被解释为受到这些术语的限制。
[0028]下文中，本发明的优选实施方式将参考附图被详细描述。
[0029]功率半导体设各
[0030]图1是根据本发明的实施方式显示功率半导体设备的配置的剖面图，图2是显示图1的功率半导体设备的空穴运动路径的剖面图，图3是显示图1的功率半导体设备的耗尽层的结构的剖面图，以及图4是根据本发明另一个实施方式显示的功率半导体设备的配置的剖面图。
[0031]如图1至3所示，功率半导体设备100可以包括第一导电型漂移层130、第二导电型半导体基底120、第二导电型阱层141、第二导电型第一结终端扩展(JTE)层151、第二导电型第二 JTE层153，以及多晶硅层163，该第一导电型漂移层130包括一个表面和另一个表面，并且被划分为有源区、连接区和截止区，该第二导电型半导体基底120形成于第一导电型漂移层130的另一个表面，该第二导电型阱层141从第一导电型漂移层130的一个表面在厚度方向以预定的深度形成，并且形成在有源区内，被形成为使得该第二导电型第一JTE层151与第二导电型阱层141的一侧相接触，该第二导电型第二 JTE层153与第二导电型第一 JTE层151形成在同一直线，并且被形成为使得该第二导电型第二 JTE层153在基底的长度方向与第二导电型第一 JTE层151相隔离，被形成为使得该多晶硅层163与第二导电型阱层141和第二导电型第一 JTE层151的上部相接触。
[0032]根据本发明的实施方式的功率半导体设备的第一导电型可以是N型，并且其第二导电型可以是P型。
[0033]此外，第二导电型第一 JTE层151和第二导电型第二 JTE层153中的每一者可以具有比第二导电型阱层141低的浓度。
[0034]此外，如在图1中所示，多晶硅层163被形成为使得可以在基底的长度方向与第二导电型阱层141的距离比第二导电型第二 JTE层153更近。
[0035]此外，功率半导体设备100可以进一步包括第一绝缘层161，该第一绝缘层161被形成为使得与从第二导电型第一 JTE层151的上部到第二导电型第二 JTE层153的上部的区域相接触。
[0036]在该实例中，多晶硅层163被形成为使得可以在第二导电型阱层141和第二导电型第一 JTE层151的上部相接触并且被形成为使得与第一绝缘层161的侧表面和上表面中的任意区域相接触。
[0037]也就是说，如图1所示，多晶硅层163可以以从第一绝缘层161的一侧到上表面的上升形状形成。
[0038]此外，如图1所示，与现有结构比较，在根据本发明实施方式的功率半导体设备100中，第一绝缘层161被插入多晶硅层163的下部，并因此会预期有降低在第一电极169(例如栅电极)和第二电极167 (例如发射电极)之间的电容的效果。也就是说，寄生电容会被减少。[0039]此外，第二导电型第二 JTE层153可以在基底的长度方向上以比第二导电型第一JTE层151更长的长度形成。
[0040]在该实例中，第二导电型第一 JTE层151的大小是固定的，但是第二导电型第二JTE层153的大小依照耐受电压等级可以是可变的。
[0041]此外，功率半导体设备100可以进一步包括沟槽145，该沟槽145被形成为使得从第一导电型漂移层130的一个表面在厚度方向穿过第二导电型阱层141并且该沟槽包括第二导电型阱层141。
[0042]此外，功率半导体设备100可以进一步包括第二绝缘层147，该第二绝缘层147在第二导电型阱层141和第二导电型第一 JTE层151上形成并且包括沟槽145的内侧表面。
[0043]此外，功率半导体设备100可以进一步包括第二电极区143，该第二电极区143在第二导电型阱层141上形成并且在沟槽145的两个外壁上形成。
[0044]此外，功率半导体设备100可以进一步包括第一导电型漂移层130的一个表面的沟槽145的上部和在基底的长度方向与沟槽145的上部相隔离的多晶硅层163的上部，还包括用来在第一绝缘层161上形成第一电极的开口部分。
[0045]此外，功率半导体设备100可以进一步包括第二电极167，该第二电极167包括在沟槽145的上部侧的第三绝缘层165并且形成于第一导电型漂移层130的一个表面。
[0046]在该实例中，第二电极167可以是发射电极。
[0047]此外，功率半导体设备100可以进一步包括第一电极169,该第一电极169包括用于形成第三绝缘层165的第一电极的开口部分，并形成于第三绝缘层165的上部的任意区域。
[0048]在该实例中，第一电极169可以是栅电极。
[0049]此外，功率半导体设备100可以进一步包括第三电极110，该第三电极110形成于第二导电型半导体基底120的下表面上。
[0050]在该实例中，第三电极110可以是集电极。
[0051]如图2所示，在根据本发明实施方式的功率半导体设备100中，空穴(+ )穿过有源区和截止区中的路径A和路径B。不同于普通结构，在根据本发明实施方式的功率半导体设备100中，第二导电型第一 JTE层151和第二导电型第二 JTE层153被形成为使得彼此相隔离，并因此闩锁电阻被减少，从而抑制了闩锁效应的发生。
[0052]也就是说，根据本发明实施方式的功率半导体设备100具有第二导电型第一 JTE层151和第二导电型第二 JTE层153彼此相隔离的结构，并且因此在ON (开启)操作时，相比于第二导电型第一 JTE层151和第二导电型第二 JTE层153彼此结合的结构，从第二导电型半导体基底120 (例如，P集电极)注入的空穴路径(基底的长度方向路径)被减少，从而减小了闩锁电阻。
[0053]在该实例中，通过缩短空穴路径会减小发生在隔离于第二导电型第一 JTE层151的第二导电型第二 JTE层153中的闩锁电阻，闩锁电阻会被减小。
[0054]此外，如图2所示，根据本发明实施方式的功率半导体设备100具有第二导电型第二 JTE层153与有源区相隔离的结构，并且多晶硅层163在第一绝缘层161上形成，并因此会引起耐受电压减小的电场在有源区的边缘区被集中的现象可以被预防。
[0055]在该实例中，多晶硅层163可以与第一电极169 (例如，栅电极)相连接，并且在关闭模式下生成的栅电压总是变为Ov，并且因此可以通过推送第一导电型漂移层(N漂移)130的电子来实现耗尽层(图3中的D)的扩展。
[0056]参照图3，在应用多晶硅层的场板之前，C区可以表示第一导电型漂移层130的耗尽层的结构，并且当多晶硅层的结构被改变时，D区可以表示第一导电型漂移层130的耗尽层的结构。
[0057]同时，如图4所示，根据本发明实施方式的功率半导体设备100可以进一步包括第一导电型缓冲层170，该第一导电型缓冲层170形成在第一导电型漂移层130与第二导电型半导体基底120之间。
[0058]在根据本发明实施方式的功率半导体设备100中，在维持耐受电压是通过与第二导电型第一 JTE层151相隔离的第二导电型第二 JTE层153以及多晶硅层163的结构时，可以缩小功率半导体设备100的大小，并且可以抑制闩锁电阻的发生。
[0059]如上所述，根据本发明的实施方式，功率半导体设备由具有低于P型阱层的浓度的P层构成，并且采取第一 JTE和第二 JTE彼此隔离，因而在维持高耐受电压的同时防止了闩锁现象。
[0060]虽然出于说明的目的已经公开了本发明的实施方式，但可以理解的是本发明不限于此，并且本领域技术人员可以理解的是在不偏离本发明的范围和思想的情况下，各种修改、添加和替换是可能的。
[0061]因此，任何和所有的修改、变化或等同排布都应该被认为是在本发明的范围内，并且本发明的具体范围将由所附权利要求书公开。
【权利要求】
1.一种功率半导体设备，该功率半导体设备包括: 第一导电型漂移层，该第一导电型漂移层包括一个表面和另一个表面，并且被划分为有源区、连接区和截止区； 第二导电型半导体基底，该第二导电型半导体基底形成于所述第一导电型漂移层的所述另一个表面上； 第二导电型阱层，该第二导电型阱层从所述第一导电型漂移层的所述一个表面在厚度方向以预定的深度形成，并且形成在所述有源区内； 第二导电型第一结终端扩展(JTE)层，该第二导电型第一 JTE层被形成为使得与所述第二导电型阱层的一侧相接触； 第二导电型第二 JTE层，该第二导电型第二 JTE层与所述第二导电型第一 JTE层形成在同一直线上，并且被形成为使得该第二导电型第二 JTE层在所述基底的长度方向与所述第二导电型第一 JTE层相隔离；以及 多晶硅层，被形成为使得该多晶硅层与所述第二导电型阱层和所述第二导电型第一JTE层的上部相接触。
2.根据权利要求1所述的功率半导体设备，其中所述第二导电型第一JTE层和所述第二导电型第二 JTE层具有低于所述第二导电型阱层的浓度的浓度。
3.根据权利要求1所述的功率半导体设备，其中所述多晶硅层被形成为使得该多晶硅层在所述基底的长度方向距离所述第二导电型阱层比距离所述第二导电型第二 JTE层更近。
4.根据权利要求1所述的功率半导体设备，该功率半导体设备进一步包括: 第一绝缘层，被形成为使得该第一绝缘层与从所述第二导电型第一 JTE层的上部到所述第二导电型第二 JTE层的上部的区域相接触， 其中，所述多晶硅层被形成为使得该多晶硅层与所述第二导电型阱层和所述第二导电型第一 JTE层的所述上部相接触，并且被形成为使得该多晶硅层与在所述第一绝缘层的侧表面和上表面中的任意区域相接触。
5.根据权利要求1所述的功率半导体设备，其中所述第二导电型第二JTE层在所述基底的长度方向上以比所述第二导电型第一 JTE层更长的长度形成。
6.根据权利要求1所述的功率半导体设备，该功率半导体设备进一步包括: 沟槽，被形成为使得该沟槽从所述第一导电型漂移层的一个表面在厚度方向穿过所述第二导电型阱层，并且该沟槽包括所述第二导电型阱层。
7.根据权利要求6所述的功率半导体设备，该功率半导体设备进一步包括: 第二绝缘层，该第二绝缘层形成于所述第二导电型阱层和所述第二导电型第一 JTE层上，且该第二绝缘层包括所述沟槽的内侧表面。
8.根据权利要求6所述的功率半导体设备，该功率半导体设备进一步包括: 第二电极区，该第二电极区形成于所述第二导电型阱层上，并且形成于所述沟槽的两个外壁上； 第三绝缘层，该第三绝缘层包括所述第一导电型漂移层的一个表面的所述沟槽的上部和在所述基底的长度方向与所述沟槽的上部相隔离的所述多晶硅层的上部，并且该第三绝缘层包括用于在所述第一绝缘层上形成第一电极的开口部分；以及第二电极，该第二电极包括在所述沟槽的上部侧的第三绝缘层并且形成于所述第一导电型漂移层的所述一个表面上。
9.根据权利要求8所述的功率半导体设备，该功率半导体设备进一步包括: 第一电极，该第一电极包括用于形成所述第三绝缘层的所述第一电极的开口部分，并且该第一电极形成于所述第三绝缘层的上部的任意区域上。
10.根据权利要求1所述的功率半导体设备，该功率半导体设备进一步包括: 第三电极，该第三电极形成于所述第二导电型半导体基底的下表面上。
11.根据权利要求1所述的功率半导体设备，该功率半导体设备进一步包括: 第一导电型缓冲层，该第一导电型缓冲层形成于所述第一导电型漂移层与所述第二导电型半导体基底之间。
12.根据权利要求1所述的功率半导体设备，其中所述第一导电型是N型，以及所述第二导 电型是P型。
【文档编号】H01L29/739GK103839995SQ201310114557
【公开日】2014年6月4日 申请日期:2013年4月3日 优先权日:2012年11月26日
【发明者】宋寅赫, 严基宙, 张昌洙, 朴在勋, 徐东秀 申请人:三星电机株式会社