可变电阻存储器件及其制造方法

可变电阻存储器件及其制造方法
【专利摘要】一种可变电阻存储器件包括具有垂直晶体管的半导体衬底，所述垂直晶体管具有分路栅，所述分路栅增加了垂直晶体管的栅极的面积。
【专利说明】可变电阻存储器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2012年12月14日向韩国专利局提交的申请号为10-2012-0146380的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明构思涉及一种可变电阻存储器件及其制造方法，且更具体而言，涉及一种利用晶体管作为存取器件的可变电阻存储器件及其制造方法。
【背景技术】
[0004]非易失性存储器件具有储存其中的数据即使在电源关断的情况下也不会被擦除的特性，因而非易失性存储器件广泛地被计算机、移动通信系统、存储卡等采用。
[0005]快闪存储器件典型地被广泛地用作非易失性存储器件。快闪存储器件典型地具有含有层叠栅结构的存储器单元。为了提高快闪存储器件的可靠性和编程效率，必须改善隧道氧化物层的膜质量并且必须增加单元的稱合比(coupling ratio)。
[0006]目前已经提出了下一代的存储器件，例如相变随机存取存储器(PCRAM)、电阻RAM(ReRAM)和磁阻 RAM (MRAM)。
[0007]作为典型的下一代存储器件，PCRAM需要被配置成将电流选择性地提供给相变电阻层的存取器件。目前，晶体管和二极管主要被用作PCRAM中的存取器件。
[0008]然而，晶体管具有低阈值电压，但是晶体管占据比二极管更大的面积。尽管二极管占据比晶体管更小的面积，但是二极管具有比晶体管更大的阈值电压。此外，如果二极管被布置在字线之上，则由于根据二极管的布置位置的字线电阻差会引起字线跳跃(word linebouncing)。

【发明内容】

[0009]根据示例性实施例的一个方面，提供了一种可变电阻存储器件。所述可变电阻存储器件可以包括:半导体衬底；多个垂直晶体管，所述多个垂直晶体管以固定间隔被布置在半导体衬底上；可变电阻区，所述可变电阻区形成在多个垂直晶体管中的每个垂直晶体管上；以及分路栅，所述分路栅被设置在相邻的垂直晶体管之间的空间中，且被配置成与多个垂直晶体管中的每个垂直晶体管的栅极电连接。
[0010]根据示例性实施例的另一个方面，提供了一种制造可变电阻存储器件的方法。所述方法可以包括以下步骤:在半导体衬底上形成多个垂直晶体管，所述多个垂直晶体管中的每个垂直晶体管包括柱体和包围所述柱体下部的栅极；在栅极上柱体的侧壁上形成第一间隔件和第二间隔件；将绝缘层掩埋在垂直晶体管之间；去除设置在柱体的一侧上的第二间隔件、和绝缘层的上部来限定空间；以及将导电材料掩埋在所述空间中以形成分路栅。
[0011]根据示例性实施例的另一个方面，提供了一种半导体存储器件。所述半导体存储器件可以包括:栅极，所述每个栅极都包围沟道柱体；以及分路栅，所述分路栅被设置在沟道柱体之间，且被配置成与相邻的栅极中一个连接以延伸栅极的面积。
[0012]在以下标题为“【具体实施方式】”的部分中描述这些以及其他的特征、方面和实施例。
【专利附图】

【附图说明】
[0013]从以下结合附图进行的详细描述中，本发明的主题的以上和其他的方面、特征以及其他优点将变得更容易理解，其中:
[0014]图1是说明根据一个示例性实施例的沟道柱体的布置的平面图；
[0015]图2A和2B、图3A和3B、图4A和4B、图5A和5B、图6A和6B、图7A和7B、图8A和SB是说明一种制造示例性可变电阻存储器件的方法的截面图；以及
[0016]图9和10是说明示例性可变电阻存储器件的截面图。
【具体实施方式】
[0017]在下文中，将参照附图来更详细地描述示例性实施例。
[0018]本文参照截面图来描述示例性实施例,截面图是示例性实施例(以及中间结构)的示意性图示。照此，可以预料到图示的形状变化是例如制造技术和/或公差的结果。因而，示例性实施例不应被解释为限于本文所说明的区域的特定形状，而是可以包括例如来自于制造的形状差异。在附图中，为了清楚起见，可能对层和区域的长度和尺寸进行夸大。相同的附图标记在附图中表示相同的元件。还要理解的是:当提及一层在另一层或衬底“上”时，其可以直接在另一层或衬底上，或也可以存在中间层。
[0019]图1是说明根据一个示例性实施例的沟道柱体的布置的平面图。图2A和2B、图3A和3B、图4A和4B、图5A和5B、图6A和6B、图7A和7B、图8A和8B是说明一种制造可变电阻存储器件的方法的截面图。图2A、图3A、图4A、图5A、图6A、图7A和图8A是沿着图1的线a-a’(与字线平行的方向)截取的截面图，图2B、图3B、图4B、图5B、图6B、图7B和图8B是沿着图1的线b-b’(与位线平行的方向)截取的截面图。
[0020]参见图1、图2A和图2B，刻蚀半导体衬底100的一部分以形成柱体100a。柱体IOOa可以被设置成如图1所示的矩阵。每个柱体IOOa的上部区域变成漏极区，连接每个柱体IOOa的半导体衬底100变成存取器件的公共源极区，每个柱体IOOa在漏极区和公共源极区之间的部分变为存取器件的沟道区。可以通过单独的杂质注入工艺来形成并限定漏极区和公共源极区。
[0021]将第一绝缘层110沉积在柱体IOOa和半导体衬底100的表面上，然后可以在柱体IOOa之间的空间中形成第二绝缘层115。第二绝缘层115被各向异性过刻蚀，以仅保留在每个柱体IOOa之间的空间的下部中。保留在柱体IOOa之间的空间中的第二绝缘层115可以限定随后要形成的主栅的高度。此时，可以通过第二绝缘层115的各向异性刻蚀工艺来去除每个柱体IOOa的上表面上的第一绝缘层110和第二绝缘层115。
[0022]参见图3A和3B，可以在第一绝缘层110的侧面上形成第一间隔件120和第二间隔件125，所述第一绝缘层110形成在每个柱体IOOa的侧壁上。第一间隔件120和第二间隔件125以包括绝缘层，且可以顺序地或同时地形成。这里，第一间隔件120用作保护包围每个柱体IOOa的第一绝缘层110，而第二间隔件125可以是用作限定随后要形成的分路栅(shunt gate)的牺牲层。第一间隔件120和第二间隔件125可以由具有比形成第二绝缘层115的材料的刻蚀选择性更高的刻蚀选择性的材料形成。
[0023]参见图4A和4B，将由第一间隔件120和第二间隔件125暴露出的第二绝缘层115选择性去除。可以利用湿法刻蚀方法来选择性去除第二绝缘层115。通过去除第二绝缘层115，暴露出每个柱体IOOa的下部的侧壁、和半导体衬底100的表面。
[0024]接着，沿着每个柱体IOOa暴露出的侧壁和半导体衬底100暴露出的表面形成栅绝缘层130，并且在被栅绝缘层130包围的间隔件内形成栅电极材料。例如，栅电极材料可以包括金属，诸如选自钨(W)、铜(Cu)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钥(MoN)、氮化铌(NbN)、氮化钛硅(TiSiN)、氮化钛铝(TiAIN)、氮化钛硼(TiBN)、氮化锆硅(ZrSiN)、氮化钨硅(WSiN)、氮化钨硼(WBN)、氮化锆铝(ZrAIN)、氮化钥硅(MoSiN)、氮化钥铝(MoAIN)、氮化钽硅(TaSiN)、氮化钽铝(TaAIN)、钛(Ti)、钥(Mo)、钽(Ta)、硅化钛(TiSi)、钛钨(TiW)、氧氮化钛(TiON)、氧氮化铝钛铝(TiAlON)、氧氮化钨(WON)或氧氮化钽(TaON)。可替选地，栅电极材料可以包括半导体，诸如掺杂的多晶硅或硅锗(SiGe)。
[0025]接着，利用第二间隔件125作为掩模来将栅电极材料和栅绝缘层130图案化，以限定主栅(或包围栅(surround gate)) 135。在图4A中，Hl是当从字线方向观察时主栅135之间的空间。
[0026]参见图5A和5B，将第三绝缘层140掩埋在栅电极135之间的空间Hl中。执行倾斜离子注入工艺(tilt ion implantation process)以将杂质离子注入到垂直于半导体衬底100而形成的第二间隔件125中。倾斜离子注入工艺利用诸如氩(Ar)离子和氢(H)离子的各种离子，并破坏第二间隔件125。此时，第三绝缘层140的上部区域也被倾斜离子注入工艺破坏。
[0027]参见图6A和6B，将被倾斜离子注入工艺破坏的第二间隔件125和第三绝缘层140选择性去除以限定分路栅形成区H2。如所周知，材料的刻蚀速率可以根据离子注入的破坏程度而变化。在示例性实施例中，破坏的第二间隔件125、和第三绝缘层140的破坏部分可以基于破坏的程度而被选择性去除，以限定分路栅形成区H2。分路栅形成区H2暴露出主栅135。附图标记140a表示剩余的第三绝缘层。
[0028]参见图7A和7B，将导电材料提供在分路栅形成区H2中，以形成与主栅接触的分路栅 145。导电材料可以包括，例如:W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAIN、MoSiN、MoAIN、TaSiN、TaAIN、T1、Mo、Ta、TiS1、Tiff, TiON、TiAlON、WON 或TaON。可替选地，导电材料可以包括半导体，诸如掺杂的多晶硅层或硅锗(SiGe)。分路栅145与主栅135电连接以延伸主栅135的面积，并且因而减小总的栅电阻。
[0029]参见图8A和8B，层间绝缘层150形成在形成有分路栅145的半导体衬底上，然后被刻蚀以暴露每个柱体100a。因此，限定了可变电阻区PCA。加热电极155通过现有的方法形成在可变电阻区PCA的下部中。耐热间隔件160形成在可变电阻区PCA的侧壁上。可变电阻层165形成在可变电阻区PCA中。此时，可变电阻层165可以包括:用作ReRAM的材料的PCMO层、用作PCRAM的材料的硫族化物层、用作MRAM的材料的磁性层、用作自旋转移力矩磁阻RAM (STTMRAM)的材料的反磁化器件层、或用作聚合物RAM (PoRAM)的材料的聚合物层。位线170形成在包括可变电阻层165的半导体衬底上。
[0030]根据示例性实施例，可变电阻存储器件利用具有包围柱体的包围栅结构的垂直晶体管作为存取器件，与相关【技术领域】中的晶体管相比，提供了低的阈值电压并减小了存取器件的面积。
[0031]此外，与包围栅连接的分路栅形成在柱体之间的空间中，使得栅极面积增加以减小栅电阻，并且字线电阻提高以减少字线跳跃。
[0032]在柱体、第一绝缘层110以及第一间隔件120插入在分路栅之间的情况下将分路栅设置成具有足够的绝缘层厚度。因此，也可以改善电容特性并进一步减小字线跳跃。
[0033]如图9所示，分路栅的第一部分145a_l和分路栅的第二部分145a_2可以被形成为在可变电阻区PCA之间延伸。分路栅的第一部分145a-l在每个柱体IOOa之间的空间中延伸，而分路栅的第二部分145a-2在可变电阻层165之间的空间中延伸。因而，分路栅的第二部分145a-2被完全设置在可变电阻层165之间。此外,在与衬底的表面平行的方向上，分路栅的第二部分145a-2比分路栅的第一部分145a-l更宽。根据示例性实施例，可以通过分路栅的第一部分145a-l和分路栅的第二部分145a-2来增加栅电极的面积。
[0034]如图10所示，分路栅的第一部分145a、分路栅的第二部分145b可以被形成为在可变电阻区PCA之间延伸。分路栅的第一部分145a在每个柱体IOOa之间的空间中延伸，而分路栅的第二部分145b在每个柱体IOOa之间以及在可变电阻层165之间的空间中延伸。此外，在与衬底的表面平行的方向上，分路栅的第二部分145b比分路栅的第一部分145a更宽。根据示例性实施例，可以通过分路栅的第一部分145a和分路栅的第二部分145b来增加栅电极的面积。
[0035]在如示例性实施例形成分路栅145之后，可以通过形成附加导电层，并将附加导电层图案化以与分路栅145电连接，来形成分路栅设置在可变电阻层165之间的部分，使得可以形成延伸的分路栅145a-l和145a-2以及145a和145b。这里，附图标记146是用于限定设置在可变电阻层165之间的分路栅的硬掩模，而附图标记170表示位线。
[0036]上述示例性实施例是说明性的，而不是限制性的。各种替换和等同是可以的。本发明不限于本文描述的实施例。本发明也不限于任何特定类型的半导体器件。考虑到本公开的内容，其它的添加、删减或修改也是显然的，并且意在落入所附权利要求的范围内。
【权利要求】
1.一种可变电阻存储器件，包括: 半导体衬底，所述半导体衬底具有长度和宽度； 多个垂直晶体管，所述多个垂直晶体管沿着与所述半导体衬底的长度和宽度垂直的方向从所述半导体衬底的表面延伸，所述多个垂直晶体管以固定间隔布置在所述半导体衬底上； 可变电阻区，所述可变电阻区形成在所述多个垂直晶体管中的每个垂直晶体管上；以及 分路栅，所述分路栅被设置在相邻垂直晶体管之间的空间中，且被配置成与所述多个垂直晶体管中的每个垂直晶体管的栅极电连接。
2.如权利要求1所述的可变电阻存储器件，其中，所述多个垂直晶体管中的每个垂直晶体管包括: 柱体，所述柱体沿着与所述半导体衬底的长度和宽度垂直的方向从所述半导体衬底的表面延伸；以及 包围栅，所述包围栅包围所述柱体的下部区域。
3.如权利要求2所述的可变电阻存储器件，其中，所述分路栅与相邻的包围栅连接。
4.如权利要求1所述的可变电阻存储器件，其中，所述分路栅沿着与所述半导体衬底的长度和宽度垂直的方向从所述半导体衬底的表面延伸，所述分路栅包括: 第一部分，所述第一部分与相邻的包围栅接触，以及` 第二部分，所述第二部分与所述第一部分连接，其中，在与所述半导体衬底的表面平行的方向上所述第二部分比所述第一部分更宽。
5.如权利要求4所述的可变电阻存储器件，其中，所述第二部分在所述可变电阻区之间的空间中延伸。
6.如权利要求4所述的可变电阻存储器件，其中，绝缘间隔件被插入在所述第一部分和所述柱体之间。
7.—种制造可变电阻存储器件的方法，所述方法包括以下步骤: 形成多个垂直晶体管，所述多个垂直晶体管沿着与所述半导体衬底的长度和宽度垂直的方向，从所述半导体衬底的表面延伸，所述多个垂直晶体管中的每个垂直晶体管包括柱体和包围所述柱体下部的栅极； 在所述柱体的侧壁上形成第一间隔件和第二间隔件； 在所述多个垂直晶体管之间形成绝缘层； 通过去除所述第二间隔件、和所述绝缘层的上部来限定空间；以及 将导电材料提供在所述空间中以形成分路栅。
8.如权利要求7所述的方法，还包括以下步骤: 在所述分路栅之间的每个所述垂直晶体管上形成加热电极；以及 在所述加热电极上形成可变电阻层。
9.如权利要求7所述的方法，其中，限定空间的步骤还包括以下步骤: 破坏所述第二间隔件、和所述绝缘层的上部；以及 选择性地去除所述第二间隔件、和所述绝缘层的上部。
10.如权利要求9所述的方法，其中，所述第二间隔件、和所述绝缘层的上部通过倾斜离子注入工艺而被破坏。
11.如权利要求7所述的方法，还包括以下步骤: 将导电层沉积在所述半导体衬底和所述分路栅上； 将所述导电层图案化以在所述垂直晶体管之间的空间中形成与所述分路栅连接的分路栅延伸部；以及 在所述分路栅延伸部两侧处的每个垂直晶体管上形成加热电极和可变电阻层。
12.如权利要求11所述的方法，还包括以下步骤: 在所述分路栅上形成附加栅层；以及 在每个所述垂直晶体管上形成可变电阻结构。
13.如权利要求12所述的方法，其中，形成所述可变电阻结构的步骤包括以下步骤: 在每个所述垂直晶体管上形成加热电极；以及 在所述加热电极上形成可变电阻材料层。
14.一种半导体存储器件，包括: 栅极，所述栅极包围柱体；以及 分路栅，所述分路栅被设置在所述柱体之间，其中，每个分路栅与相应的栅极连接以延伸所述相应栅极的面积。``
【文档编号】H01L45/00GK103872067SQ201310221335
【公开日】2014年6月18日 申请日期:2013年6月5日 优先权日:2012年12月14日
【发明者】朴南均 申请人:爱思开海力士有限公司