超结器件和包括所述超结器件的半导体结构的制作方法

超结器件和包括所述超结器件的半导体结构的制作方法
【专利摘要】本实用新型涉及超结器件和包括所述超结器件的半导体结构。所述超结器件包括：第一导电类型的漏区；第二导电类型的体区；位于所述漏区和所述体区之间的漂移区，所述漂移区由第一导电类型的第一区和第二导电类型的第二区构成，所述第一区和第二区沿垂直于从所述体区到所述漏区的方向的方向交替排列；多个沟槽栅结构，每个沟槽栅结构包括从所述体区的上表面延伸进入所述漂移区中的沟槽和在所述沟槽中的被填充所述沟槽的第一电介质层包围的栅电极；和嵌入所述体区中的第一导电类型的源区。沿着所述第一电介质层与所述体区之间的总界面长度的至少10％不存在源区。
【专利说明】超结器件和包括所述超结器件的半导体结构
【技术领域】
[0001]本实用新型涉及半导体器件领域，更具体地说，涉及包括优化的沟槽栅结构的超结器件和包括所述超结器件的半导体结构。
【背景技术】
[0002]近年来，超结器件被越来越广泛地应用。在常规的η沟道超结器件中，交替排列的P柱和η柱组合形成复合缓冲层，用来代替MOSFET器件中的η型外延层。复合缓冲层中的每个P柱被相邻的η柱包围，并且每个η柱被相邻的P柱包围。
[0003]以超结晶体管为例，在漏-源电压Vds ( 50V时，由于η柱和P柱的快速耗尽，超结晶体管能够实现非常高的开关速度和非常低的开关损耗。然而这可能会导致振铃趋向变大，其甚至可能导致毁坏器件。因此，应当避免在高Vds下的非常低的栅-漏电容CeD。另夕卜，栅-源电容Ces的增大是比较理想的，因为它能够降低栅极电压Ves的幅度，该栅极电压Vgs的幅度是例如由通过源极连接线路中的寄生电感或漏极电压Vds的升高引起的反馈产生的。这能够有助于例如避免在正常应用条件下由dVDS/dt而感应出的启动。另一方面，在极端dV/dt和dl/dt条件下，例如在换向条件下，由dVDS/dt而感应出的启动可能是所需要的。
[0004]为了针对部分需求、尤其是针对易于具有较高跨导的沟槽单元来优化器件，重要的是选择已优化的CaZCes比率以及已优化的绝对CeD和Cds值。因此，需要对晶体管单元结构进行修改以使器件电容适应取决于Vds的不同的应用要求。
[0005]对于功率晶体管，尤其是超结晶体管，栅极焊盘一般被布置在厚氧化物(场氧)上，该厚氧化物的典型厚度为> IMffl，或者至少> 500nm。这具有的优点是在封装时利用线结合将栅极焊盘连接到栅极连接线路的结合强度较高。上述电容依赖于栅极焊盘的尺寸、将栅极电势分布在芯片上的诸如栅极滑道或栅极指状物的额外金属线的区域、在栅极焊盘下面的氧化层厚度和掺杂水平。栅极焊盘的电容还可以有助于针对优化开关特性的电容要求来优化所述器件。
实用新型内容
[0006]本实用新型的目的是提供一种具有优化的沟槽栅结构的功率器件，尤其是超结器件和包括所述功率器件的半导体结构。
[0007]为了实现上述目的，根据本实用新型的一个实施例，提供一种超结器件，所述超结器件包括:
[0008]第一导电类型的漏区；
[0009]第二导电类型的体区；
[0010]位于所述漏区和所述体区之间的漂移区，所述漂移区由第一导电类型的第一区和第二导电类型的第二区构成，所述第一区和第二区沿垂直于从所述体区到所述漏区的方向的方向交替排列；
[0011]多个沟槽栅结构，每个沟槽栅结构包括从所述体区的上表面延伸进入所述漂移区中的沟槽和在所述沟槽中的被填充所述沟槽的第一电介质层包围的栅电极；和
[0012]嵌入所述体区中的第一导电类型的源区，
[0013]其特征在于，沿着所述第一电介质层与所述体区之间的总界面长度的至少10%不存在源区。
[0014]在一些实施例中，在所述多个沟槽栅结构中的至少25%的沟槽栅结构的至少一侧不存在源区。
[0015]在一些实施例中，在所述多个沟槽栅结构中的至少10%的沟槽栅结构的两侧均不存在源区。
[0016]在一些实施例中，在所述多个沟槽栅结构中的一个或多个沟槽栅结构的同一侧均不存在源区。
[0017]在一些实施例中，在其两侧都不存在源区的所述沟槽栅结构位于所述漂移区中的第二导电类型的第二区中。
[0018]在一些实施例中，所述多个沟槽栅结构均位于所述漂移区中的第一导电类型的第一区中。
[0019]在一些实施例中，每个第一导电类型的第一区包括所述沟槽栅结构中的至少一个沟槽栅结构。
[0020]在一些实施例中，在其同一侧均不存在源区的所述一个或多个沟槽栅结构位于所述漂移区的第一区和第二区的交界处，使得所述一个或多个沟槽栅结构均在所述漂移区的第二区的那一侧不具有源区。在这种情况下，优选地，位于所述栅电极底部和沟槽底部之间的所述第一电介质层的厚度大于150 nm,优选地,大于300 nm。
[0021 ] 在一些实施例中，所述第一导电类型是η型并且所述第二导电类型是P型，或者所述第一导电类型是P型并且所述第二导电类型是η型。
[0022]根据本实用新型的另一个方面，提供一种半导体结构，所述半导体结构包括:
[0023]根据前面所述的超结器件；
[0024]包围所述超结器件的半导体区和形成在所述半导体区上的第二电介质层；
[0025]嵌入所述第二电介质层中的栅极滑道；和
[0026]嵌入所述第二电介质层中的场板，
[0027]其特征在于，
[0028]在所述场板和所述半导体区之间的第二电介质层的厚度大于在所述栅极滑道的至少一部分和所述半导体区之间的第二电介质层的厚度。
[0029]在一些实施例中，在所述栅极滑道的一个末端处，所述栅极滑道的至少一部分位于所述半导体区中的沟槽内，并且在所述沟槽内被所述第二电介质层包围。
[0030]在一些实施例中，所述半导体结构还包括位于所述第二电介质层上的栅极焊盘，所述栅极焊盘与所述栅极滑道电连通。
[0031 ] 在一些实施例中，所述场板与所述超结器件的漏电极短接以形成所述半导体结构的终止机构。
[0032]在一些实施例中，所述半导体区由第一导电类型的第一区和第二导电类型的第二区沿所述半导体区的宽度方向交替排列而构成。
[0033]在一些实施例中，在所述栅极滑道的另一个末端和所述半导体区之间的第二电介质层的厚度与在所述场板和所述半导体区之间的第二电介质层的厚度相同。
[0034]在一些实施例中，位于所述半导体区中且在所述栅极滑道下面的所述第二区电连接到所述超结器件的源电极。
[0035]在一些实施例中，在所述栅极滑道的所述至少一部分和所述半导体区之间的第二电介质层的厚度小于150 nm。
[0036]通过实施根据本实用新型的超结器件，能够根据需求来调整(例如增大或减小)超结器件的栅-漏电容ceD以及栅-源电容ces。例如，当器件中的沟槽栅结构的数目增多时，栅-漏电容ceD以及栅-源电容Ces的绝对值也随之增大。而且，在多个沟槽栅结构中的至少10% (优选至少25%)的沟槽栅结构的至少一侧不存在源区的情况下，能够有效地限制器件的跨导和短路耐用性。另一方面，如果在其同一侧均不存在源区的一个或多个沟槽栅结构位于漂移区的第一区和第二区的交界处，即所述沟槽位于器件的垂直Pn结处，在低源漏电压Vds的情况下，栅-漏电容CeD可以被减小而栅-源电容Ces可以被增大。另外，当所述一个或多个沟槽栅结构均在漂移区的第二区的那一侧不具有源区时，能够提高器件的坚固性。此外，当沟槽中栅电极下面的底层氧化物较厚(例如厚度大于150nm、或者甚至大于300nm)时，栅-漏电容CeD可以被进一步减小，从而能够减少漏极反馈并提高超结器件的开关速度。
[0037]此外，通过实施根据本实用新型的半导体结构，在该半导体结构的栅极焊盘和/或栅极滑道和/或栅极指状物下面采用较薄的栅极氧化层(例如厚度为150 nm)并且在处于栅极电势的场板下面采用厚的栅极氧化层，栅-漏电容CeD也可以被增大，从而能够降低栅极电压Ves尖刺的幅度。
[0038]特别地，对于大部分栅极焊盘区域来说，栅极氧化层一般比150 nm更薄，例如由多晶硅制成的栅电极被沉积在沟槽中的栅极氧化层上(在接近栅极焊盘的末端的地方可能存在氧化层台阶或氧化层斜坡，即氧化层的厚度从栅极氧化层水平增加到场氧水平)。在栅电极上面的焊盘金属化通过至少一个接触孔连接到栅电极。如果存在连接到栅极焊盘/滑道下面的源极电势的P区，则至少在低Vds下(取决于P掺杂浓度)，漏-源电容Cds增大。
[0039]由各不同部分可能产生的一个问题是栅极焊盘可能在超结晶体管上具有不同的通态电阻RDS，m。由于栅极焊盘面积将通常被设置为超结晶体管的组装所需的最小尺寸以最小化芯片面积和成本，因此栅极焊盘面积与总的芯片面积之比对于较小的晶体管尺寸来说是最大的，即高RDS，m。对于一组RDS，m-针对相同基本工艺的超结晶体管的范围，可能期望最小的晶体管芯片具有与最大的晶体管相同的开关特性以使得用户更容易地交换超结晶体管来满足不同的额定电流或功率。由此，有利的是设置栅电极的面积和沟槽深度来调整一行中的最大的超结晶体管芯片(即具有最低RDS，m的晶体管)的开关特性，并且随着超级晶体管芯片变得越来越小(即具有较高的RDS，m值)，逐渐降低栅电极下面的薄氧化区域和/或增加沟槽底部的氧化层厚度。
【专利附图】

【附图说明】
[0040]本实用新型的这些和其它特征和优点将通过以下参考附图的详细描述而变得明显，在附图中:
[0041]图1示意性地示出了根据本实用新型的一个实施例的超结器件的截面图。[0042]图2示意性地示出了根据本实用新型的另一个实施例的超结器件的截面图。
[0043]图3示意性地示出了根据本实用新型的又一个实施例的超结器件的截面图。
[0044]图4示意性地示出了根据本实用新型的实施例的超结器件的顶视透视图。
[0045]图5示意性地示出了根据本实用新型的一个实施例的包括超结器件的半导体结构的截面图。
【具体实施方式】
[0046]现在将参考示出本实用新型的实施例的附图在下文中更全面地描述本实用新型的实施例。然而，本实用新型可以以许多不同的形式来具体实施并且不应该被解释为受限于本文所阐述的实施例。更确切地说，提供这些实施例是为了使该公开内容更彻底和完整，并且将向本领域技术人员全面地传达本实用新型的范围。遍及全文，相似的数字指代相似的元件。此外，附图中示出的各个层和区只是示意性的并且没有必要按比例绘制。因此本实用新型不限于附图中示出的相对大小、间距和对准。另外，正如本领域技术人员所认识的，本文提到的形成于衬底或其它层上的层可以指直接形成在衬底或其它层上的层，也可以指在衬底或其它层上形成的一个或多个居间层上的层。而且，术语“第一导电类型”和“第二导电类型”指的是相反的导电类型，例如N或P型，然而，这里所描述和示出的每个实施例也包括其互补实施例。
[0047]在本文中所使用的术语仅仅为了描述特定实施例的目的并且不意图限制本实用新型。如本文所使用的那样，单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文以其它方式明确指示。还将理解，当在本文使用术语“包括”和/或“包含”时，其指定所叙述的特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组群的存在或添加。
[0048]除非以其它方式限定，本文所使用的所有术语(包括技术和科学术语)具有与如本实用新型所属领域的技术人员通常理解的含义相同的含义。还将理解本文所使用的术语应该被解释为具有与它们在该说明书的背景以及相关领域中的含义一致的含义，并且将不会以理想化或过分形式的方式解释，除非在本文中明确如此限定。
[0049]附图通过在掺杂类型“η”或“p”旁边指示或“ + ”来说明相对掺杂浓度。例如，“η-”表示低于“η”掺杂区域的掺杂浓度的掺杂浓度，而“η+”掺杂区域具有比“η “掺杂区域高的掺杂浓度。相同的相对掺杂浓度的掺杂区域没有必要具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂区域可以具有相同或不同的绝对掺杂浓度。
[0050]图1示意性地示出了根据本实用新型的一个实施例的超结器件100的截面图。
[0051]在该实例中，为了方便起见，以η型器件为例来描述超结器件100。然而，超结器件100也可以是P型器件。此外，在一些实施例中，超结器件100可以是超结M0SFET。
[0052]超结器件100包括漂移区130。η+掺杂的漏区120通过例如外延生长形成在η型漂移区130下面。P型体区150和η+掺杂的源区160依次形成在η型漂移区130之上。另夕卜，超结器件100还包括多个沟槽栅结构，其中每个沟槽被设置成从体区150的表面延伸进入漂移区130中，并且该沟槽的底表面位于漂移区130中。栅电极170被形成在每个沟槽中，并且在栅电极170和该沟槽之间的空间中充满了氧化层180。换句话说，氧化层180包围栅电极170，从而能够将栅电极170与沟槽壁隔离。在一个实施例中，该超结器件100还包括形成在源区160上以便与其形成欧姆接触的源电极184和形成在漏区120下面以便与其形成欧姆接触的漏电极110。在这种情况下，氧化层190形成在栅电极170的顶部上，以便将源电极184与栅电极170绝缘，如图1所示。在一个实施例中，栅电极170和源电极184均可以由多晶硅或金属制成。
[0053]在该实施例中，漂移区130包括多个沿着漂移区的宽度方向交替排列的η区131和P区132，其中至少P区接触ρ+体区150，这些η区131和P区132用作电荷补偿区。在这种情况下，P+体区150位于源区160和漂移区130中的η区131之间。优选地，这些η区131和ρ区132中的每一个均为柱形，如图1所示。
[0054]上述结构的形成可以利用本领域技术人员熟知的半导体制造工艺来完成，这里不再赘述。
[0055]在如图1所示的实施例中，在所述漂移区130的η区131和ρ区132中均包含一个沟槽栅结构。在这种情况下，由于沟槽栅结构的数目增多，从而栅-漏电容CeD以及栅-源电容Ces的绝对值能够被增大。由于沟槽栅结构位于漂移区130的P区中，Ces以比CeD高的因子增大，改善了比率CaZCes,由此改善了再导通抗扰性。进一步地，在一些实施例中，如图1所示，在位于所述漂移区130的P区中的沟槽栅结构的两侧不存在源区160，而源区160仅存在于位于所述漂移区130的η区131中的沟槽栅结构的两侧。在这种情况下，超结器件的跨导能够被限制。
[0056]然而，本实用新型不限于图1所示的实施例，而是在所述漂移区130的ρ区中可以包括一个以上的沟槽栅结构。进一步地，作为例子，仅在位于漂移区130的ρ区中的每个沟槽栅结构的一侧不存在源区。或者，如果在漂移区130的ρ区中包含两个以上的沟槽栅结构时，可以在一个沟槽栅结构的两侧不存在源区，而仅在另一个沟槽栅结构的一侧不存在源区。在其它实施例中，源区160被提供在位于漂移区130的ρ区132中的沟槽栅结构的一侧或两侧处。
[0057]总之，可以根据超结器件(例如，超结晶体管)的所需的开关特性和芯片尺寸来决定位于漂移区130的ρ区中的沟槽栅结构的数目和在沟槽栅结构的哪一侧(或两侧)不存在源区。
[0058]图2示意性地示出了根据本实用新型的另一个实施例的超结器件200的截面图。
[0059]类似于图1所示的超结器件100，超结器件200包括漂移区230。η+掺杂的漏区220通过例如外延生长形成在η型漂移区230下面。ρ型体区250和η+掺杂的源区260依次形成在η型漂移区230之上。另外，超结器件200还包括多个沟槽栅结构，其中每个沟槽被设置成从体区250的表面延伸进入漂移区230中，并且该沟槽的底表面位于漂移区230中。栅电极270被形成在沟槽中，并且在栅电极270和沟槽之间的空间中充满了氧化层280。换句话说，氧化层280包围栅电极270，从而能够将栅电极270与沟槽壁(walls ofthe trench)隔离。在一个实施例中，该超结器件200还包括形成在源区260上以便与其形成欧姆接触的源电极284和形成在漏区220下面以便与其形成欧姆接触的漏电极210。在这种情况下，氧化层290形成在栅电极270的顶部上，以便将源电极284与栅电极270绝缘，如图2所示。在一个实施例中，栅电极270和源电极284均可以由多晶硅或金属制成。
[0060]在该实施例中，漂移区230包括多个沿着漂移区的宽度方向交替排列的η区231和P区232，其中至少ρ区接触ρ+体区250，这些η区231和ρ区232用作电荷补偿区。在这种情况下，P+体区250位于源区260和漂移区230中的η区231之间。优选地，这些η区231和ρ区232中的每一个均为柱形，如图2所示。
[0061]上述结构的形成可以利用本领域技术人员熟知的半导体制造工艺来完成，这里不再赘述。
[0062]在如图2所示的实施例中，所述多个沟槽栅结构均位于漂移区230的η区231中，而在漂移区230的ρ区中不包括沟槽栅结构。作为例子，图2示出了在漂移区230的η区231中可以包含两个沟槽栅结构。然而，本实用新型不限于此，在漂移区230的η区231中还可以包括超过两个的沟槽栅结构。另外，在图2所示的实施例中，在位于漂移区230的一个η区231中的两个沟槽栅结构中，在一个沟槽栅结构的两侧存在源区，并且在另一个沟槽栅结构的两侧不存在源区；而在位于漂移区230的另一个η区231中的两个沟槽栅结构中，仅在每个沟槽栅结构的同一侧存在源区，并且在每个沟槽栅结构的另一侧均不存在源区。然而，本实用新型不限于此，还可以是这样的布置:在位于漂移区230的一个η区231中的两个沟槽栅结构中，在一个沟槽栅结构的两侧存在源区，并且仅在另一个沟槽栅结构的一侧存在源区；而在位于漂移区230的另一个η区231中的两个沟槽栅结构中，仅在两个沟槽栅结构的相反侧存在源区。该结构以与Ces相同的因子增大了 CeD，导致较高的振铃抗扰性。
[0063]总之，可以根据超结器件(例如，超结晶体管)的所需的开关特性和芯片尺寸来决定位于漂移区230的η区231中的沟槽栅结构的数目和在沟槽栅结构的哪一侧(或两侧)不存在源区。
[0064]图3示意性地示出了根据本实用新型的另一个实施例的超结器件300的截面图。
[0065]类似于图2所示的超结器件200，超结器件300包括漂移区330。η+掺杂的漏区320通过例如外延生长形成在η型漂移区330下面。ρ型体区350和η+掺杂的源区360依次形成在η型漂移区330之上。另外，超结器件300还包括多个沟槽栅结构，其中每个沟槽被设置成从体区350的表面延伸进入漂移区330中，并且该沟槽的底表面位于漂移区330中。栅电极370被形成在沟槽中，并且在栅电极370和沟槽之间的空间中充满了氧化层380。换句话说，氧化层380包围栅电极370，从而能够将栅电极370与沟槽壁隔离。在一个实施例中，该超结器件300还包括形成在源区360上以便与其形成欧姆接触的源电极384和形成在漏区320下面以便与其形成欧姆接触的漏电极310。在这种情况下，氧化层390形成在栅电极370的顶部上，以便将源电极384与栅电极370绝缘，如图3所示。在一个实施例中，栅电极370和源电极384均可以由多晶硅或金属或它们的堆叠制成。
[0066]在该实施例中，漂移区330包括多个沿着漂移区的宽度方向交替排列的η区331和P区332，其中至少ρ区接触ρ+体区350，这些η区331和ρ区332用作电荷补偿区。在这种情况下，P+体区350位于源区360和漂移区330中的η区331之间。优选地，这些η区331和ρ区332中的每一个均为柱形，如图3所示。
[0067]上述结构的形成可以利用本领域技术人员熟知的半导体制造工艺来完成，这里不再赘述。
[0068]在如图3所示的一个实施例中，在其一侧不存在源区360的沟槽栅结构被偏移到器件的垂直Pn结处，即位于漂移区330的η区331和ρ区332的交界处，由此在低源漏电压Vds的情况下，栅-漏电容CeD可以被减小而栅-源电容Ces可以被增大。此外，在图3所示的实施例中，在沟槽栅结构的位于漂移区330的ρ区的那一侧，源区被省略，由此能够提高超结器件的坚固性。
[0069]进一步地，在图3所示的另一实施例中，所述栅电极370与沟槽底部之间的氧化层的厚度大于150 nm，或者甚至大于300 nm。在这种情况下，由于沟槽中栅电极下面的氧化层较厚，因此能够进一步减小栅-漏电容CeD，从而能够减少漏极反馈并提高超结器件的开关速度。
[0070]图4示意性地示出了根据本实用新型的实施例的超结器件的顶视透视图。
[0071]具体而言，图4所示的顶视透视图是从器件的硅表面下面截取而获得的截面图，该截面图是与图1-3所示的截面图垂直的。
[0072]从图1-3所示的实施例可以得出，源区可以位于沟槽栅结构的一侧或两侧，但是沿着沟槽栅结构的外围至少有一部分区域不存在源区。根据本实用新型的实施例，沿着栅极氧化物和体区之间的总界面长度的至少10%不存在源区。
[0073]图4示例性地示出了源区沿着沟槽栅结构的外围分布的几个例子。从图4可以看出，源区460可以仅位于沟槽栅结构(包含栅电极470和栅极氧化物480)的一侧(图4a)。源区460也可以位于沟槽栅结构(包含栅电极470和栅极氧化物480)的两侧，但是在每一侧均没有占据整个长度(图4b)。源区460也可以位于沟槽栅结构(包含栅电极470和栅极氧化物480)的两侧，并且在每一侧分成了几个部分(图4c和图4d)。
[0074]然而，图1-4所示的各实施例仅是说明性的，并不是穷举地说明本实用新型的实施方式，因此对本实用新型并不构成限制。
[0075]图5示意性地示出了根据本实用新型的一个实施例的包括超结器件的半导体结构5000的截面图。
[0076]注意，图5中的超结器件500采用与图1、2或3所示的超结器件相同的结构，因此，为了更好地突出本实用新型的这一方面，关于超结器件500的描述将被省略。然而，为了便于本领域技术人员阅读，与图1、2或3中对应的元件仍然用类似的附图标记进行了标注。
[0077]在图5中，仅示出了一个超结器件500作为例子；实际上，半导体结构5000可以包括多个超结器件500，该多个超结器件构成半导体结构5000的有源元胞区。
[0078]如图5所示，半导体结构5000还包括围绕多个超结器件的半导体区，在该半导体区上形成有氧化层580。栅极滑道570嵌入在氧化层580中，其中在栅极滑道570的一个末端处，栅极滑道570的至少一部分位于形成在所述半导体区中的沟槽内，并且栅极滑道570的该至少一部分在该沟槽内被氧化层包围，从而将栅极滑道570的该至少一部分与沟槽壁绝缘。
[0079]在一个实施例中，半导体结构5000还包括形成在氧化层580上面的栅极焊盘586，所述栅极焊盘586通过至少一个通孔与所述栅极滑道570电连通。
[0080]进一步地，半导体结构5000还包括嵌入在氧化层580中的场板574。在一个实施例中，所述场板574与超结器件500 (或半导体结构5000)的漏电极588短接以形成半导体结构5000的终止机构。
[0081]在一个实施例中，类似于漂移区中那样，半导体区也包括多个沿着半导体区的宽度方向交替排列的η区和ρ区。优选地，这些η区和ρ区中的每一个均为柱形，如图5所示。在一个实施例中，位于半导体区中且在栅极滑道570下面的ρ区可以在其顶部连接到超结器件500的源极电势。[0082]在图5所示的一个实施例中，在场板574下面的氧化层580的厚度大于在栅极滑道570的至少一部分下面的氧化层580的厚度。优选地，在栅极滑道570的另一个末端下面的氧化层580的厚度与在场板574下面的氧化层的厚度相同，使得在栅极滑道570的另一个末端处存在氧化层台阶或氧化层斜坡。优选地，在栅极滑道570的所述至少一部分下面的氧化层的厚度小于150 nm。
[0083]在本实用新型的一些实施例中，通过实施根据图5所示的半导体结构，在该半导体结构的栅极滑道下面采用较薄的氧化层(例如厚度为150 nm)并且在处于栅极电势的场板下面采用厚的氧化层，能够增大栅-漏电容CeD，从而能够降低栅极电压Ves的幅度。
[0084]在上面关于图1-5进行的描述中，为了更好地突出本实用新型，因此仅对本实用新型的改进构造进行了详细描述，而仅仅概述或甚至省略了本领域技术人员公知的一些半导体器件结构。此外，本实用新型中的半导体器件结构的形成均可以采用本领域技术人员熟知的半导体制造工艺来完成，这里不再赘述。
[0085]尽管上文已经通过示例性实施例详细描述了本实用新型及其优点，但是本领域技术人员应当理解，在不脱离由所附权利要求限定的本实用新型的精神和范围的情况下，可以对本实用新型进行多种替换和变型。
【权利要求】
1.一种超结器件，包括: 第一导电类型的漏区； 第二导电类型的体区； 位于所述漏区和所述体区之间的漂移区，所述漂移区由第一导电类型的第一区和第二导电类型的第二区构成，所述第一区和第二区沿垂直于从所述体区到所述漏区的方向的方向交替排列； 多个沟槽栅结构，每个沟槽栅结构包括从所述体区的上表面延伸进入所述漂移区中的沟槽和在所述沟槽中的被填充所述沟槽的第一电介质层包围的栅电极；和嵌入所述体区中的第一导电类型的源区， 其特征在于，沿着所述第一电介质层与所述体区之间的总界面长度的至少10%不存在源区。
2.根据权利要求1所述的超结器件，其特征在于，在所述多个沟槽栅结构中的至少25%的沟槽栅结构的至少一侧不存在源区。
3.根据权利要求1所述的超结器件，其特征在于，在所述多个沟槽栅结构中的至少10%的沟槽栅结构的两侧均不存在源区。
4.根据权利要求1所述的超结器件，其特征在于，在所述多个沟槽栅结构中的一个或多个沟槽栅结构的同一侧均不存在源区。
5.根据权利要求3所述的超结器件，其特征在于，在其两侧都不存在源区的所述沟槽栅结构位于所述漂移区中的第二导电类型的第二区中。
6.根据权利要求1所述的超结器件，其特征在于，所述多个沟槽栅结构均位于所述漂移区中的第一导电类型的第一区中。
7.根据权利要求6所述的超结器件，其特征在于，每个第一导电类型的第一区包括所述沟槽栅结构中的至少一个沟槽栅结构。
8.根据权利要求4所述的超结器件，其特征在于，在其同一侧均不存在源区的所述一个或多个沟槽栅结构位于所述漂移区的第一区和第二区的交界处，使得所述一个或多个沟槽栅结构均在所述漂移区的第二区的那一侧不具有源区。
9.根据权利要求8所述的超结器件，其特征在于，位于所述栅电极底部和沟槽底部之间的所述第一电介质层的厚度大于150 nm。
10.根据权利要求8所述的超结器件，其特征在于，位于所述栅电极底部和沟槽底部之间的所述第一电介质层的厚度大于300 nm。
11.根据权利要求ι-?ο中的任一项所述的超结器件，其特征在于，所述第一导电类型是η型并且所述第二导电类型是P型，或者所述第一导电类型是P型并且所述第二导电类型是η型。
12.—种半导体结构,包括: 根据权利要求1-11中的任一项所述的超结器件； 包围所述超结器件的半导体区和形成在所述半导体区上的第二电介质层； 嵌入所述第二电介质层中的栅极滑道；和 嵌入所述第二电介质层中的场板， 其特征在于，在所述场板和所述半导体区之间的第二电介质层的厚度大于在所述栅极滑道的至少一部分和所述半导体区之间的第二电介质层的厚度。
13.根据权利要求12所述的半导体结构，其特征在于，在所述栅极滑道的一个末端处，所述栅极滑道的至少一部分位于所述半导体区中的沟槽内，并且在所述沟槽内被所述第二电介质层包围。
14.根据权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括位于所述第二电介质层上的栅极焊盘，所 述栅极焊盘与所述栅极滑道电连通。
15.根据权利要求12所述的半导体结构，其特征在于，所述场板与所述超结器件的漏电极短接以形成所述半导体结构的终止机构。
16.根据权利要求12所述的半导体结构，其特征在于，所述半导体区由第一导电类型的第一区和第二导电类型的第二区沿所述半导体区的宽度方向交替排列而构成。
17.根据权利要求13所述的半导体结构，其特征在于，在所述栅极滑道的另一个末端和所述半导体区之间的第二电介质层的厚度与在所述场板和所述半导体区之间的第二电介质层的厚度相同。
18.根据权利要求16所述的半导体结构，其特征在于，位于所述半导体区中且在所述栅极滑道下面的所述第二区电连接到所述超结器件的源电极。
19.根据权利要求12所述的半导体结构，其特征在于，在所述栅极滑道的所述至少一部分和所述半导体区之间的第二电介质层的厚度小于150 nm。
【文档编号】H01L29/423GK203659877SQ201320675262
【公开日】2014年6月18日 申请日期:2013年10月30日 优先权日:2013年10月30日
【发明者】F.希尔勒, A.毛德 申请人:英飞凌科技奥地利有限公司