半导体器件的制作方法
【专利摘要】一种半导体器件包括：具有第一和第二表面的半导体本体；位于半导体本体的第一表面处的第一导电类型的源区；第一导电类型的第一区和第二导电类型的第二区，分别沿从所述半导体本体的所述第一表面延伸到所述半导体本体的所述第二表面的方向；源区和第一区之间的第二导电类型的体区，其中至少第二区接触体区，第一区和第二区在半导体本体中交替排列；第一导电类型的半导体基础层，其至少一部分在半导体本体中位于第一和第二区下面；位于半导体基础层下面的第一导电类型的漏区。第一导电类型的半导体基础层的位于第一和第二区下面的部分的厚度至少大于第一区的宽度。
【专利说明】半导体器件
【技术领域】
[0001]本实用新型涉及半导体器件领域，更具体地说，涉及具有厚半导体基础层的、基于沟槽结构的超结半导体器件。
【背景技术】
[0002]近年来，超结器件被越来越广泛地应用。在常规的η沟道超结器件中，交替排列的P区和η区组合形成复合缓冲层，用来代替MOSFET器件中的η型外延层。复合缓冲层中的每个P区被相邻的η区包围，并且每个η区被相邻的ρ区包围。现代超结器件的特征是越来越小的器件间距尺寸和器件面积。这种趋势受到允许较低开关损耗的输出电容储存能量(Eoss)的减低或者减少的栅极电荷而导致对栅极驱动器的功率和尺寸的要求降低、甚至受到单位芯片面积的导通电阻(Rdson)的降低的驱动而逐渐发展。随着器件(或芯片)尺寸的减小，单位面积的导通电阻也会逐渐降低。较低的单位面积导通电阻是降低芯片成本的主要杠杆，它允许在给定封装尺寸的情况下提供较低的导通电阻值。
[0003]然而，对于任何芯片缩小的主要要求是器件应当在极端操作模式下保持其鲁棒性，例如器件在短路条件下的鲁棒性和器件在雪崩条件下的鲁棒性。
实用新型内容
[0004]本实用新型的目的在于解决以上一个或多个问题，尤其是提供一种具有小间距尺寸且成本较低的半导体器件，该半导体器件能够在高电流、高电压的极端操作下保持其鲁棒性。
[0005]具体而言，根据本实用新型的一个方面，提供一种半导体器件，该半导体器件包括:
[0006]具有第一和第二表面的半导体本体；
[0007]位于所述半导体本体的第一表面处的第一导电类型的源区；
[0008]第一导电类型的第一区和第二导电类型的第二区，分别沿从所述半导体本体的所述第一表面延伸到所述半导体本体的所述第二表面的方向；
[0009]位于所述源区和所述第一区之间的第二导电类型的体区，其中至少所述第二区接触所述体区，所述第一导电类型的第一区和所述第二导电类型的第二区在所述半导体本体中交替排列；
[0010]第一导电类型的半导体基础层，所述半导体基础层的至少一部分在所述半导体本体中位于所述第一和第二区下面；以及
[0011]位于所述半导体基础层下面的第一导电类型的漏区，
[0012]其特征在于，
[0013]所述第一导电类型的半导体基础层的位于所述第一和第二区下面的所述部分的厚度至少大于所述第一导电类型的第一区的宽度。
[0014]在一些实施例中，所述第二区采用沟槽结构，并且所述第二区中的至少一些由被填充在其中的多个层构成。
[0015]在一些实施例中，每个第二区中的多个层包括多个第二导电类型的掺杂层，并且每个第二区的邻近所述源区的上部的宽度大于该第二区的邻近所述漏区的下部的宽度。
[0016]在一些实施例中，每个第二区中的多个层包括沉积在该第二区的内部侧壁上的第二导电类型的掺杂层和被该第二导电类型的掺杂层包围的未掺杂的硅层。
[0017]在一些实施例中，每个第二区中的多个层包括沉积在该第二区的内部侧壁上的第二导电类型的掺杂层和被该第二导电类型的掺杂层包围的空隙区。
[0018]在一些实施例中，每个第二区中的多个层包括沉积在该第二区的内部侧壁上的第一导电类型的掺杂层、沉积在该第一导电类型的掺杂层上的第二导电类型的掺杂层和被该第二导电类型的掺杂层包围的未掺杂或低掺杂的硅层。
[0019]在一些实施例中，每个第二区中的多个层包括沉积在该第二区的内部侧壁上的第一导电类型的掺杂层、沉积在该第一导电类型的掺杂层上的第二导电类型的掺杂层和被该第二导电类型的掺杂层包围的电介质层。
[0020]在一些实施例中，位于所述第二区中的电介质层由SiO2或Si3N4形成。
[0021]在一些实施例中，每个第二区中的多个层包括沉积在该第二区的内部侧壁上的第一导电类型的掺杂层、沉积在该第一导电类型的掺杂层上的第二导电类型的掺杂层和被该第二导电类型的掺杂层包围的空隙区。
[0022]在一些实施例中，所述半导体器件还包括介于所述第二导电类型的体区和所述第二区之间并且包围所述第二导电类型的体区的第二导电类型的另一体区，所述第二导电类型的另一体区的掺杂浓度低于所述第二导电类型的体区的掺杂浓度并且高于位于所述第二区中的第二导电类型的掺杂层的掺杂浓度。
[0023]在一些实施例中，所述半导体器件还包括位于所述源区上方的将所述源区电连接到外部的接触插塞结构。
[0024]在一些实施例中，所述半导体基础层由多个子层构成。
[0025]在一些实施例中，所述半导体基础层由在所述半导体本体的第二表面之上的具有第一掺杂浓度的第一层和在所述第一层之上的具有小于第一掺杂浓度的第二掺杂浓度的第二层构成。
[0026]在一些实施例中，所述半导体基础层的所述第一层由多个子层构成。
[0027]在一些实施例中，所述多个子层的每一个的掺杂浓度沿着从所述源区到所述漏区的方向逐渐升高。
[0028]在一些实施例中，所述半导体基础层的所述第一层和所述第二层均由多个子层构成。
[0029]在一些实施例中，所述半导体基础层的所有子层中的每一个的掺杂浓度沿着从所述源区到所述漏区的方向逐渐升高。
[0030]在一些实施例中，所述半导体器件还包括位于所述半导体本体的第一表面处的平面型栅极结构。
[0031]在一些实施例中，所述半导体器件还包括位于所述半导体本体的第一表面处的沟槽型栅极结构。
[0032]在根据本实用新型的各实施例的半导体器件的情况下，由于在各半导体器件中均采用了较厚的半导体基础层，并且漂移区的电荷补偿区(例如，超结器件的超结区)基于通过沟槽工艺制成的沟槽结构，从而使得根据本实用新型的各实施例的半导体器件在短路条件下和雪崩条件下均保持其鲁棒性的同时又节省了晶片成本。
【专利附图】
【附图说明】
[0033]本实用新型的这些和其它特征和优点将通过以下参考附图的详细描述而变得明显，在附图中:
[0034]图la、图1b示意性地示出了具有不同厚度的基础层的超结器件。
[0035]图2a、图2b示意性地示出了包括具有不同掺杂水平的η补偿区的超结器件和在阻断操作中可能的电场特性。
[0036]图3示意性地示出了包括具有渐变掺杂轮廓的厚基础层的超结器件。
[0037]图4示意性地示出了具有渐变掺杂轮廓的厚基础层的超结器件的另一替换型式。
[0038]图5示意性地示出了具有渐变掺杂轮廓的厚基础层的超结器件的又一替换型式。
[0039]图6示意性地示出了具有渐变掺杂轮廓的厚基础层的超结器件的再一替换型式。
[0040]图7示意性地示出了根据本实用新型的一个实施例的半导体器件的截面图。
[0041]图8示意性地示出了根据本实用新型的另一个实施例的半导体器件的截面图。
[0042]图9示意性地示出了根据本实用新型的又一个实施例的半导体器件的截面图。
【具体实施方式】
[0043]现在将参考示出本实用新型的实施例的附图在下文中更全面地描述本实用新型的实施例。然而，本实用新型可以以许多不同的形式来具体实施并且不应该被解释为受限于本文所阐述的实施例。更确切地说，提供这些实施例是为了使该公开内容更彻底和完整，并且将向本领域技术人员全面地传达本实用新型的范围。遍及全文，相似的数字指代相似的元件。此外，附图中示出的各个层和区只是示意性的并且没有必要按比例绘制。因此本实用新型不限于附图中示出的相对大小、间距和对准。另外，正如本领域技术人员所认识的，本文提到的形成于衬底或其它层上的层可以指直接形成在衬底或其它层上的层，也可以指在衬底或其它层上形成的一个或多个居间层上的层。而且，术语“第一导电类型”和“第二导电类型”指的是相反的导电类型，例如N或P型，然而，这里所描述和示出的每个实施例也包括其互补实施例。
[0044]在本文中所使用的术语仅仅为了描述特定实施例的目的并且不意图限制本实用新型。如本文所使用的那样，单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文以其它方式明确指示。还将理解，当在本文使用术语“包括”和/或“包含”时，其指定所叙述的特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组群的存在或添加。
[0045]除非以其它方式限定，本文所使用的所有术语(包括技术和科学术语)具有与如本实用新型所属领域的技术人员通常理解的含义相同的含义。还将理解本文所使用的术语应该被解释为具有与它们在该说明书的背景以及相关领域中的含义一致的含义，并且将不会以理想化或过分形式的方式解释，除非在本文中明确如此限定。
[0046]附图通过在掺杂类型“η”或“ρ”旁边指示或“ + ”来说明相对掺杂浓度。例如，“η-”表示低于“η”掺杂区域的掺杂浓度的掺杂浓度，而“η+”掺杂区域具有比“η “掺杂区域高的掺杂浓度。相同的相对掺杂浓度的掺杂区域没有必要具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂区域可以具有相同或不同的绝对掺杂浓度。
[0047]当器件尺寸缩小时，在标准操作，或者尤其是在极端操作(例如短路或雪崩条件)下产生较高的电流密度。由于电流密度是雪崩条件和短路条件两者的限制因素，因此如果不采取其他措施的话，器件的鲁棒性将随着芯片缩小而降低。
[0048]提高超结器件在短路条件下的鲁棒性的一种方式是在超结器件的复合缓冲层下面实施较厚的基础层。图1示意性地示出了具有不同厚度的基础层的超结器件，其中图1a示出了具有薄基础层的超结器件，图1b示出了具有厚基础层的超结器件。在图1b所示的超结器件中，厚基础层120具有与η补偿区(位于漂移区130中)相同数量级的η掺杂水平。
[0049]在超结器件的源-漏短路条件下，高电流和高电压被同时施加到该器件。该高电压可以是400V的直流链电压(在这样的应用中使用具有500或600V的阻断能力的晶体管)。通过器件的电流在这种情况下不受限制。在静态阻断中，所有电子和空穴从器件的漂移区移走。仅存的电荷是受主原子和施主原子的电荷。而在该短路条件下，器件的沟道打开，允许大量电子流入漂移区。这些电子在流过漂移区时代表了大规模地影响电场形状的额外电荷。负的电子电荷具有与静态的额外P掺杂相同的效果:电场的峰值在P补偿区的末端方向上偏移。在这种情况下，超结器件的底部，尤其是位于超结器件的复合缓冲层下面的基础层，限定了器件的阻挡能力。
[0050]图2是图1所示的超结器件的改进型式，其示意性地示出了包括具有不同掺杂水平的两层的η补偿区的超结器件和在阻断操作中可能的电场特性。
[0051]在具有较薄基础层的超结器件中(图2a)，该基础层在静态阻断条件下完全耗尽，因此该基础层在临界短路条件下不能承受更大的电压(如图2a中的电场特性图所示的)。另一方面，在具有较厚基础层的超结器件中(图2b)，电场能够更深地进入到该基础层中，因此能够产生更大的阻断能力(如图2b的电场特性图所示的)。
[0052]图3示意性地示出了包括具有渐变掺杂轮廓的厚基础层的超结器件。
[0053]在图3中，超结器件300从底到顶依次包括η+漏区310、η型基础层320、漂移区330,ρ+体区350和η+源区360。ρ+体区350位于漂移区330中，并且包围着η+源区360。超结器件300还包括位于漂移区330的上表面之上被隔离层390包围的栅电极380，以及通过隔离层390之间的开口将源区360电连接到外部的源极金属化层370。在一些实施例中，栅电极380可以由多晶硅、金属或其组合制成，隔离层390可以由例如SiO2制成。
[0054]在该例子中，漂移区330包括多个沿着漂移区的宽度方向交替排列的η区和ρ区，其中至少P区接触P+体区350，这些η区和P区用作电荷补偿区。在这种情况下，P+体区350位于源区360和漂移区330中的η区之间。优选地，这些η区和ρ区中的每一个均为柱形,如图3所示。
[0055]在图3中，η型基础层320在器件的垂直方向上被分成了两部分，其中邻近漏区310的第一部分321的掺杂浓度高于邻近漂移区330的第二部分322的掺杂浓度，例如第一部分为η惨杂，弟二部分为η惨杂。
[0056]在该例子中，η型半导体基础层320的至少一部分位于漂移区330中的η区和ρ区下面。η型半导体基础层320的位于η区和ρ区下面的该部分的厚度至少等于或大于漂移区330中的η区的宽度，也就是说，η型半导体基础层320的位于η区和ρ区下面的该部分的厚度至少等于或大于漂移区330中的相邻ρ区之间的间距。由于采用厚的半导体基础层320，半导体器件的阻断能力被大大提高。
[0057]此外，在另一个实施例中，η型基础层320的第一部分321被分成了多个子层321-1、321-2、321-3、……，每个子层的掺杂浓度沿着从漏区到源区的方向逐渐降低。由此，从整体上看，η型基础层320的第一部分321的掺杂浓度沿着从漏区到源区的方向逐渐降低。采用该例子的结构，由于提高了基础层在靠近高掺杂的基底(即漏区)的区域中的掺杂水平，因此能够有效地降低器件的比导通电阻，并因而降低器件的导通电阻。
[0058]图4示意性地示出了具有渐变掺杂轮廓的厚基础层的超结器件的另一替换型式。图4所示器件400的大部分结构与图3所示器件300相同，只是漂移区430中的η区和ρ区的构造被改变。为了简便起见，图4与图3中相同的部分的描述将被省略。
[0059]在图4中，漂移区430包括多个沿着漂移区的宽度方向交替排列的η区和ρ区，其中至少P区接触P+体区450，这些η区和P区用作电荷补偿区。在这种情况下,P+体区450位于源区460和漂移区430中的η区之间。优选地，这些η区和ρ区中的每一个均为柱形，如图4所示。
[0060]在该例子中，漂移区430中的η区由多个堆叠的外延层构成，每个外延层的掺杂浓度在堆叠方向上从其中心处向两边逐渐降低(如图中箭头所示)，同时漂移区430中的ρ区是由位于所述η区的每个外延层中的掺杂区堆叠形成的。
[0061]在利用多次外延技术生长η区的一个外延层之后，在该外延层中形成ρ掺杂区，然后接着在该外延层上生长另一个外延层，在该另一个外延层中同样形成P掺杂区，以此类推。之后，将所得到的结构进行退火而得到图4中所示的漂移区中的结构。由于上述工艺步骤是本领域技术人员所熟知的，因此这里不再对其详细描述，只是为了说明的目的，对上述工艺过程进行了概述。
[0062]在该例子中，η型半导体基础层420的至少一部分位于漂移区430中的η区和ρ区下面。η型半导体基础层420的位于η区和ρ区下面的该部分的厚度至少等于或大于漂移区430中的η区的宽度，也就是说，η型半导体基础层420的位于η区和ρ区下面的该部分的厚度至少等于或大于漂移区430中的相邻ρ区之间的横向距离。由于采用厚的半导体基础层420，半导体器件的阻断能力被大大提高。
[0063]另外，类似于参考图3所描述的，在另一个实施例中，η型半导体基础层420被分
成了多个子层420-1、420-2、420-3、......，每个子层的掺杂浓度沿着从漏区到源区的方向逐
渐降低。由此，从整体上看，η型半导体基础层420的掺杂浓度沿着从漏区到源区的方向逐渐降低，并且η型半导体基础层420的最底部子层的掺杂浓度低于漏区410的掺杂浓度。
[0064]图5示意性地示出了具有渐变掺杂轮廓的厚基础层的超结器件的又一替换型式。图5所示器件500的大部分结构与图3所示器件300相同，只是漂移区530中的η区和ρ区以及基础层的构造被改变。为了简便起见，图5与图3中相同的部分的描述将被省略。
[0065]在图5中，η型半导体基础层520在器件的垂直方向上被分成了两部分，其中邻近漏区510的第一部分521的掺杂浓度高于邻近漂移区530的第二部分522的掺杂浓度，例如第一部分为η掺杂，第二部分为η—掺杂。此外，漂移区530包括多个沿着漂移区的宽度方向交替排列的η区和ρ区,其中至少ρ区接触P+体区550,这些η区和ρ区用作电荷补偿区。在这种情况下，ρ+体区550位于源区560和漂移区530中的η区之间。优选地，这些η区和P区中的每一个均为柱形，如图5所示。
[0066]在该例子中，漂移区530中的ρ区和η区均被分成了多个子层，所述P区和η区的每个子层的掺杂浓度沿着从源区到漏区的方向均逐渐降低。优选地，所述P区和η区的子层的掺杂浓度以相同的变化量()逐渐降低。
[0067]在该例子中，漂移区530中η区的靠近半导体基础层520的第二部分的子层的掺杂浓度与半导体基础层520的第二部分的掺杂浓度在相同的数量级，即两者的掺杂水平相同。
[0068]图6示意性地示出了具有渐变掺杂轮廓的厚基础层的超结器件的再一替换型式。图6所示器件600的大部分结构与图5所示器件500相同，只是漂移区630中的η区和ρ区的构造被改变。为了简便起见，图6与图5中相同的部分的描述将被省略。
[0069]在图6中，η型半导体基础层620在器件的垂直方向上被分成了两部分，其中邻近漏区610的第一部分621的掺杂浓度高于邻近漂移区630的第二部分622的掺杂浓度，例如第一部分为η掺杂，第二部分为rT掺杂。
[0070]在该例子中，漂移区630包括多个沿着漂移区的宽度方向交替排列的η区和ρ区，其中至少P区接触P+体区650，这些η区和ρ区用作电荷补偿区。在图6中，漂移区630中的P区的形状为沿着从源区到漏区的方向逐渐变细(即为倒锥形)，而相反地，漂移区630中的η区的形状为沿着从源区到漏区的方向逐渐变粗(即为锥形)。
[0071]在这种情况下，由于ρ区的侧壁不是平行的，而是倾斜地逐渐变细，由此使得P区整体上具有沿从源区到漏区的方向逐渐降低的掺杂轮廓。
[0072]超结器件中的超结区(即ρ区和η区)一般由通过多次外延生长而成的结构构成。然而，用于构造超结器件的超结区的多次外延技术的缺点是成本较高。而使用沟槽技术的制造工艺通常成本较低，因为沟槽技术采用的工艺步骤比多次外延技术少得多。沟槽技术相比于多次外延技术的另一优点是易于实现芯片缩小。在多次外延技术中，超结器件单元(间距)的缩小通常与层厚度的缩小并因此与增加的层数目联系在一起，因此会导致甚至更闻的晶片成本。
[0073]图7示意性地示出了根据本实用新型的一个实施例的半导体器件700的截面图。在该实例中，为了方便起见，以η型器件为例来描述半导体器件700。然而，半导体器件700也可以是P型器件。此外，在一些实施例中，半导体器件700可以是超结器件，例如超结MOSFET。
[0074]半导体器件700从底到顶依次包括η+漏区710、η型半导体基础层720、漂移区730、ρ+体区750和η+源区760。ρ+体区750位于漂移区730中，并且包围着η+源区760。半导体器件700还包括位于漂移区730的上表面之上被隔离层790包围的栅电极780，以及通过隔离层790之间的开口将源区760电连接到外部的源极金属化层770。在一些实施例中，栅电极780可以由多晶硅、金属或其组合制成，隔离层790可以由例如SiO2制成。
[0075]在该实施例中，漂移区730包括多个沿着漂移区的宽度方向交替排列的η区和ρ区，其中至少P区接触P+体区750，这些η区和P区用作电荷补偿区。在这种情况下，P+体区750位于源区760和漂移区730中的η区之间。
[0076]在一个实施例中，ρ区是通过沟槽工艺在漂移区730中形成沟槽，然后利用P型掺杂材料填充沟槽而形成的。因此，在这种情况下，P区为P型沟槽区，且在P型沟槽区中填充有P型掺杂材料，例如P型掺杂的外延材料。
[0077]优选地，ρ型沟槽区的邻近源区760的部分(即沟槽区的上部)的宽度大于P型沟槽区的邻近漏区710的部分(即沟槽区的下部)的宽度，如图7所示。
[0078]在该实施例中，漂移区730中的η区沿着器件的垂直方向被分成两部分，其中邻近半导体基础层720的所述η区的第一部分的掺杂浓度(例如为η_)低于半导体基础层720的掺杂浓度(例如为η)，并且高于在所述η区的第一部分上面的所述η区的第二部分的掺杂浓度(例如为n—)，如图7中示意性示出的。同时漂移区730中的ρ区的掺杂浓度保持均匀，例如为P'然而，本实用新型不限于此，并且在其他实施例中，漂移区730中的η区的掺杂浓度可以保持均匀并且低于半导体基础层720的掺杂浓度，同时漂移区730中的ρ区的掺杂浓度也保持均匀。
[0079]在该实施例中，η型半导体基础层720被分成了多个子层720-1、720-2、720-3、……，每个子层的掺杂浓度沿着从漏区到源区的方向逐渐降低。由此，从整体上看，η型半导体基础层720的掺杂浓度沿着从漏区到源区的方向逐渐降低，并且η型半导体基础层720的最底部子层的掺杂浓度低于漏区710的掺杂浓度，η型半导体基础层720的顶部子层的掺杂浓度高于邻近半导体基础层720的所述η区的第一部分的掺杂浓度。然而，本实用新型不限于此，并且在其他实施例中，η型半导体基础层720的整体掺杂浓度水平可以采用其他变化形式，只要保证半导体基础层的邻近漏区的部分的掺杂浓度高于远离漏区的部分的掺杂浓度即可。
[0080]在该实施例中，η型半导体基础层720的至少一部分位于漂移区730中的η区和ρ区下面。η型半导体基础层720的位于η区和ρ区下面的该部分的厚度至少等于或大于漂移区730中的η区的宽 度，也就是说，η型半导体基础层720的位于η区和ρ区下面的该部分的厚度至少等于或大于漂移区730中的相邻ρ区之间的横向距离。由于采用厚的半导体基础层720，半导体器件的阻断能力被大大提高。
[0081]图8示意性地示出了根据本实用新型的另一个实施例的半导体器件800的截面图。
[0082]在该实例中，为了方便起见，以η型器件为例来描述半导体器件800。然而，半导体器件800也可以是ρ型器件。此外，在一些实施例中，半导体器件800可以是超结器件，例如超结MOSFET。
[0083]半导体器件800从底到顶依次包括η+漏区810、η型半导体基础层820、漂移区830、ρ+第一体区850、ρ型第二体区855和η+源区860。ρ+第一体区850位于漂移区830中，并且包围着η+源区860。ρ型第二体区855位于漂移区830中，并且包围ρ+第一体区850。半导体器件800还包括位于漂移区830的上表面处的沟槽型栅极结构880，该沟槽型栅极结构借助隔离层890与源区、体区和漂移区分隔开。
[0084]优选地，半导体器件800还包括在源区860上方且位于相邻隔离层890之间的接触插塞874。进一步地，半导体器件800还包括沉积在接触插塞874上的源极金属化层870。接触插塞874和源极金属化层870能够将源区860电连接到外部。接触插塞874可以利用本领域技术人员熟知的插塞工艺来形成，这里不再详述。
[0085]在该实施例中，漂移区830包括多个沿着漂移区的宽度方向交替排列的η区和ρ区，其中至少P区接触P+体区850，这些η区和P区用作电荷补偿区。在这种情况下，P+体区850位于源区860和漂移区830中的η区之间。优选地，这些η区和ρ区中的每一个均为柱形，如图8所示。在一个实施例中，ρ区是通过沟槽工艺在漂移区830中形成沟槽，然后利用P型掺杂材料填充沟槽而形成的。因此，在这种情况下，P区为P型沟槽区。
[0086]在一个实施例中，ρ型沟槽区被P型掺杂材料填满，例如P型掺杂的外延材料。在另一个实施例中，P型掺杂材料仅被沉积在P型沟槽区的侧壁和底部上，如在图8中以附图标记8322所指示的，同时在P型沟槽区的剩余部分填充有未掺杂的材料，如在图8中以附图标记8324所指示的。或者，在ρ型沟槽区的中部可以保持为空隙，同时在包围该空隙的P型沟槽区的其他部分填满P型掺杂材料。
[0087]在该实施例中，漂移区830中的η区沿着器件的垂直方向被分成两部分，其中邻近半导体基础层820的所述η区的第一部分的掺杂浓度(例如为η_)低于半导体基础层820的掺杂浓度(例如为n)，并且高于在所述η区的第一部分上面的所述η区的第二部分的掺杂浓度(例如为η__)，如图8中示意性示出的。然而，本实用新型不限于此，并且在其他实施例中，漂移区830中的η区的掺杂浓度可以保持均匀并且低于半导体基础层820的掺杂浓度。[0088]在该实施例中，η型半导体基础层820被分成了多个子层820-1、820-2、820_3、……，每个子层的掺杂浓度沿着从漏区到源区的方向逐渐降低。由此，从整体上看，η型半导体基础层820的掺杂浓度沿着从漏区到源区的方向逐渐降低，并且η型半导体基础层820的最底部子层的掺杂浓度低于漏区810的掺杂浓度，η型半导体基础层820的顶部子层的掺杂浓度高于邻近半导体基础层820的所述η区的第一部分的掺杂浓度。然而，本实用新型不限于此，并且在其他实施例中，η型半导体基础层820的整体掺杂浓度水平可以采用其他变化形式，只要保证半导体基础层的邻近漏区的部分的掺杂浓度高于远离漏区的部分的掺杂浓度即可。
[0089]在该实施例中,η型半导体基础层820的至少一部分位于漂移区830中的η区和ρ区下面。η型半导体基础层820的位于η区和ρ区下面的该部分的厚度至少等于或大于漂移区830中的η区的宽度，也就是说，η型半导体基础层820的位于η区和ρ区下面的该部分的厚度至少等于或大于漂移区830中的相邻ρ区之间的横向距离。由于采用厚的半导体基础层820，半导体器件的阻断能力被大大提高。
[0090]图9示意性地示出了根据本实用新型的另一个实施例的半导体器件900的截面图。图9所示器件900的大部分结构与图8所示器件800相同，只是半导体基础层、漂移区和P型沟槽区的构造被改变。
[0091]在该实例中，为了方便起见，以η型器件为例来描述半导体器件900。然而，半导体器件900也可以是ρ型器件。此外，在一些实施例中，半导体器件900可以是超结器件，例如超结MOSFET。
[0092]半导体器件900从底到顶依次包括η+漏区910、η型半导体基础层920、漂移区930、ρ+第一体区950、ρ型第二体区955和η+源区960。ρ+第一体区950位于漂移区930中，并且包围着η+源区960。ρ型第二体区955位于漂移区930中，并且包围ρ+第一体区950。半导体器件900还包括位于漂移区930的上表面处的沟槽型栅极结构980，该沟槽型栅极结构借助隔离层990与源区、体区和漂移区分隔开。
[0093]优选地，半导体器件900还包括在源区960上方且位于相邻隔离层990之间的接触插塞974。进一步地，半导体器件900还包括沉积在接触插塞974上的源极金属化层970。接触插塞974和源极金属化层970能够将源区960电连接到外部。接触插塞974可以利用本领域技术人员熟知的插塞工艺来形成，这里不再详述。
[0094]在该实施例中，漂移区930包括多个沿着漂移区的宽度方向交替排列的η区和ρ区，其中至少P区接触P+体区950，这些η区和P区用作电荷补偿区。在这种情况下，P+体区950位于源区960和漂移区930中的η区之间。优选地，这些η区和ρ区中的每一个均为柱形，如图9所示。在一个实施例中，ρ区是通过沟槽工艺在漂移区930中形成沟槽，然后利用P型掺杂材料填充沟槽而形成的。因此，在这种情况下，P区为P型沟槽区。
[0095]在该实施例中，η型掺杂材料可以首先被沉积在ρ型沟槽区的侧壁和底部上，如在图9中以附图标记9320所指不的，接着ρ型惨杂材料可以被沉积在η型惨杂材料上，如在图9中以附图标记9322所指示的，最后在ρ型沟槽区的其余部分中可以填满，例如，电介质，比如二氧化硅(SiO2)或氮化硅(Si3N4);未掺杂的材料；或非常低掺杂的硅；或者P型沟槽区的其余部分可以保持为空隙，如在图9中以附图标记9324所指示的。
[0096]在该实施例中，η型半导体基础层920在器件的垂直方向上被分成了两部分，其中邻近漏区910的第一部分921的掺杂浓度高于邻近漂移区930的第二部分922的掺杂浓度，例如第一部分为η掺杂，第二部分为η_掺杂，并且半导体基础层920的第二部分922的掺杂浓度高于漂移区930中的η区的掺杂浓度(例如为η__)。然而，本实用新型不限于此，并且在其他实施例中，η型半导体基础层920的整体掺杂浓度水平可以采用其他变化形式，只要保证半导体基础层的邻近漏区的部分的掺杂浓度高于远离漏区的部分的掺杂浓度即可。
[0097]在该实施例中，η型半导体基础层920的至少一部分位于漂移区930中的η区和ρ区下面。η型半导体基础层920的位于η区和ρ区下面的该部分的厚度至少等于或大于漂移区930中的η区的宽度，也就是说，η型半导体基础层920的位于η区和ρ区下面的该部分的厚度至少等于或大于漂移区930中的相邻ρ区之间的横向距离。由于采用厚的半导体基础层920，半导体器件的阻断能力被大大提高。
[0098]在上面参考图1-9所描述的半导体器件中，为了更好地突出本实用新型，因此仅对本实用新型的改进构造进行了详细描述，而仅仅概述或甚至省略了本领域技术人员公知的一些半导体器件结构。此外，本实用新型中的半导体器件结构的形成均可以采用本领域技术人员熟知的半导体制造工艺来完成，这里不再赘述。
[0099]尽管上文已经通过示例性实施例详细描述了本实用新型及其优点，但是本领域技术人员应当理解，在不脱离由所附权利要求限定的本实用新型的精神和范围的情况下，可以对本实用新型进行多种替换和变型。
【权利要求】
1.一种半导体器件，包括: 具有第一和第二表面的半导体本体； 位于所述半导体本体的第一表面处的第一导电类型的源区； 第一导电类型的第一区和第二导电类型的第二区，分别沿从所述半导体本体的所述第一表面延伸到所述半导体本体的所述第二表面的方向； 位于所述源区和所述第一区之间的第二导电类型的体区，其中至少所述第二区接触所述体区，所述第一导电类型的第一区和所述第二导电类型的第二区在所述半导体本体中交替排列； 第一导电类型的半导体基础层，所述半导体基础层的至少一部分在所述半导体本体中位于所述第一和第二区下面；以及 位于所述半导体基础层下面的第一导电类型的漏区， 其特征在于， 所述第一导电类型的半导体基础层的位于所述第一和第二区下面的所述部分的厚度至少大于所述第一导电类型的第一区的宽度。
2.根据权利要求1所述的半导体器件，其特征在于，所述第二区采用沟槽结构，并且所述第二区中的至少一些由被填充在其中的多个层构成。
3.根据权利要求2所述的半导体器件，其特征在于，每个第二区中的多个层包括多个第二导电类型的掺杂层，并且每个第二区的邻近所述源区的上部的宽度大于该第二区的邻近所述漏区的下部的宽度。
4.根据权利要求2所述`的半导体器件，其特征在于，每个第二区中的多个层包括沉积在该第二区的内部侧壁上的第二导电类型的掺杂层和被该第二导电类型的掺杂层包围的未掺杂的娃层。
5.根据权利要求2所述的半导体器件，其特征在于，每个第二区中的多个层包括沉积在该第二区的内部侧壁上的第二导电类型的掺杂层和被该第二导电类型的掺杂层包围的空隙区。
6.根据权利要求2所述的半导体器件，其特征在于，每个第二区中的多个层包括沉积在该第二区的内部侧壁上的第一导电类型的掺杂层、沉积在该第一导电类型的掺杂层上的第二导电类型的掺杂层和被该第二导电类型的掺杂层包围的未掺杂或低掺杂的硅层。
7.根据权利要求2所述的半导体器件，其特征在于，每个第二区中的多个层包括沉积在该第二区的内部侧壁上的第一导电类型的掺杂层、沉积在该第一导电类型的掺杂层上的第二导电类型的掺杂层和被该第二导电类型的掺杂层包围的电介质层。
8.根据权利要求7所述的半导体器件，其特征在于，位于所述第二区中的电介质层由SiO2 或 Si3N4 形成。
9.根据权利要求2所述的半导体器件，其特征在于，每个第二区中的多个层包括沉积在该第二区的内部侧壁上的第一导电类型的掺杂层、沉积在该第一导电类型的掺杂层上的第二导电类型的掺杂层和被该第二导电类型的掺杂层包围的空隙区。
10.根据权利要求1-9中的任一项所述的半导体器件，其特征在于，所述半导体器件还包括介于所述第二导电类型的体区和所述第二区之间并且包围所述第二导电类型的体区的第二导电类型的另一体区，所述第二导电类型的另一体区的掺杂浓度低于所述第二导电类型的体区的掺杂浓度并且高于位于所述第二区中的第二导电类型的掺杂层的掺杂浓度。
11.根据权利要求10所述的半导体器件，其特征在于，所述半导体器件还包括位于所述源区上方的将所述源区电连接到外部的接触插塞结构。
12.根据权利要求2所述的半导体器件，其特征在于，所述半导体基础层由多个子层构成。
13.根据权利要求12所述的半导体器件，其特征在于，所述半导体基础层由在所述半导体本体的第二表面之上的具有第一掺杂浓度的第一层和在所述第一层之上的具有小于第一掺杂浓度的第二掺杂浓度的第二层构成。
14.根据权利要求13所述的半导体器件，其特征在于，所述半导体基础层的所述第一层由多个子层构成。
15.根据权利要求14所述的半导体器件，其特征在于，所述多个子层的每一个的掺杂浓度沿着从所述源区到所述漏区的方向逐渐升高。
16.根据权利要求13所述的半导体器件，其特征在于，所述半导体基础层的所述第一层和所述第二层均由多个子层构成。
17.根据权利要求16所述的半导体器件，其特征在于，所述半导体基础层的所有子层中的每一个的掺杂浓度沿着从所述源区到所述漏区的方向逐渐升高。
18.根据权利要求2所述的半导体器件，其特征在于，所述半导体器件还包括位于所述半导体本体的第一表面处的平面型栅极结构。
19.根据权利要求10所述的半导体器件，其特征在于，所述半导体器件还包括位于所述半导体本体的第一表面处的沟槽型栅极结构。
【文档编号】H01L29/06GK203659878SQ201320675263
【公开日】2014年6月18日 申请日期:2013年10月30日 优先权日:2013年10月30日
【发明者】A.维尔梅罗特, W.凯因德尔 申请人:英飞凌科技奥地利有限公司