半导体器件的制作方法
【专利摘要】本实用新型提供一种半导体器件，其包括补偿区，其包括p区和n区；位于所述补偿区上的晶体管单元，所述晶体管单元包括源极区，本体区和栅极；以及金属化部，其填充接触孔以使得所述源极区与所述本体区电接触,其中，所述接触孔具有大于所述单元的节距的30%的宽度。
【专利说明】半导体器件
【技术领域】
[0001]本实用新型涉及一种半导体器件，尤其涉及一种超结器件。
【背景技术】
[0002]通过垂直延伸到半导体本体的η和P区的补偿，超结晶体管减少比导通电阻。出于解释性目的，图1示出了一个典型的超结晶体管。
[0003]如图1所示，所述器件具有半导体本体，其具有补偿区，该补偿区包括P区(P列)130和η区(η列)134。所述补偿区连接至MOS晶体管，其包括源极118，本体区138和控制栅极114。绝缘结构140将所述栅极114与所述本体区138，所述源极118，所述η区(η列)134以及金属化层110电隔离。并且所述绝缘结构140的一部分可用作栅极绝缘层。晶体管的漏极128连接至高掺杂的衬底124。缓冲层126位于所述衬底和所述补偿区之间。源极接触通过所述金属化层110电连接。漏极接触构建在器件的背侧并且被超结器件的金属化部128覆盖。
[0004]补偿装置，在超结晶体管阻断操作期间，η列中带正电荷的施主离子具有它们的在P列中的带负电荷的受主离子中的镜像电荷。因此，在每个与所述超结晶体管的上表面平行的平面中，净电荷必须比两个单独电荷的绝对值小得多。与传统的功率晶体管不同，超结晶体管具有相对较高的横向电场Εχ，其最大值在P列与η列之间的边界处。在正常的阻断操作期间，该电场的最大值不得超过硅(Si)的临界电场(大致为200kV/cm)。在阻断操作中电场Ex可以根据公式Ex = / P (χ)/ε dx使用半导体材料中全部电荷的积分来计算，其中，P (X)表示电荷密度，ε表示所述半导体材料的电介质常数。电荷密度P (X)由所述施主掺杂n (X)和受主掺杂P (X)(每个乘以基本电荷e)的差给出。分别忽略P列和η列中的少数掺杂，由以下定义具有单位1/cm2的横向电荷剂量(^和dn: dp = / p (x) dx,例如，以P列(“A”)的中心开始到横向pn结，即，Wp,和总电荷的积分dn = / n(x) dx,以横向pn结开始到达η列(“B”)的中心，S卩，\。dp和dn的绝对值必须小于大约I...2.112原子/cm2以确保阻断能力。
[0005]在导通操作过程中，仅在η列中例如使用仅仅大致上为超结晶体管芯片区域的一半来载送负载电流。
[0006]为了提升超结晶体管的动态特性，具有期望的导通电阻的功率晶体管所需的芯片区域意图被减小。其额外的好处是较小的半导体区域能带来较少的器件成本。但是，另一方面，由于芯片尺寸缩小，较高的电流流过η掺杂列。因此，目的在于提高η列中的掺杂密度以得到更好的超结晶体管的导电率。
[0007]如上所述，在一 η列或P列中的掺杂量在X方向上被横向积分-由大约为I...2.112原子/cm2的值限制。例如在η列中增大的掺杂密度将为d?产生一个所述η列宽度一半的较低的值。这对于P列也是同样的，其消耗空间并且不能为导通状态导电率做出
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[0008]作为一阶近似，η列的导电率因此与宽度2dn无关，仅与掺杂的积分量J n(x)dx有关。
[0009]唯一的用来增加对于导通状态特性的η掺杂的量和用来减少所述超结晶体管的比导通状态电阻的方法为减少单元节距P以每芯片面积具有更多的η列。
[0010]然而，在可用于所述源极接触的芯片区域减小的情况下，所述缩减导致所述源极接触中的电流密度增加。因此，由于接触区域的减少，较小的接触区域将增大所述超结晶体管中所述源极金属化部与所述源极和/或本体掺杂之间的过渡电阻。
[0011]此外，较小的源极接触可能导致填充所述源极接触区的铝金属化材料的电子迁移的问题。出于该目的的常用金属化材料为铝或掺杂硅的铝金属化，其中硅浓度约为1%到3%。然而，由于源极接触区处的高电流密度的铝电子迁移效应，这些材料并不适用。在较高电流密度，铝材料由接触区迁移到金属化部的顶部。结果导致接触电阻率快速提高，且伴随着该区域中局部温度升高。此效应导致接触区损坏并最终导致器件的电失效。由温度升高产生的另一个问题是硅扩散到铝金属化部并因此导致铝金属化部的尖峰(spiking)到达硅接触部中，这将导致对源极和/或本体掺杂的接触电阻进一步增加或扩散并且导致超结器件在操作时间期间接触孔的可靠性问题。
[0012]需要这样一种结构，其能够使超结晶体管的单元结构具有小的节距及更高电流密度负载，从而保持与所述源极和本体掺杂的可靠接触。
【发明内容】
[0013]本实用新型的目的在于解决以上一个或多个问题。
[0014]根据本实用新型的一个方面，提供一种半导体器件，其包括:
[0015]补偿区，其包括P区和η区；
[0016]位于所述补偿区上的晶体管单元，所述晶体管单元包括源极区，本体区和栅极；以及
[0017]金属化部，其填充接触孔以使得所述源极区与所述本体区电接触，
[0018]其中，所述接触孔具有大于所述单元的节距的30%的宽度。
[0019]优选地，所述金属化部是铝基金属化部。
[0020]优选地，所述铝基金属化部掺杂有元素Ni，Cu, Pd, Zn, Ta和Nb中的一种或多种。
[0021]优选地，所述掺杂元素的浓度落在在所述铝基金属化部的总重量的0.5%到4%百分比的范围内。
[0022]优选地，其中所述金属化部包括掺杂元素Si。
[0023]优选地，所述金属化部中Si的含量为重量的0.5%到4%百分比。
[0024]优选地，所述接触孔的宽度为所述单元的节距的30%到75%。
[0025]优选地，所述接触孔的宽度为大于所述单元的节距的50%。
[0026]优选地，所述接触孔的宽度为大于所述单元的节距的60%。
[0027]优选地，所述接触孔具有锥形壁。
[0028]优选地，所述栅极具有锥形壁。
[0029]优选地，所述半导体器件进一步包括用于电连接所述源极区和所述本体区的凹槽接触。
[0030]优选地，所述半导体器件进一步包括布置于所述金属化部和所述源极及本体区之间的缓冲材料或衬里。
[0031 ]优选地，所述栅极具有平面结构。
[0032]优选地，所述栅极至少部分地位于沟槽中。
[0033]优选地，所述半导体器件进一步包括衬底和位于所述衬底和所述补偿区之间的缓冲层。
[0034]优选地，所述缓冲层在其下部的掺杂浓度大于上部的掺杂浓度。
[0035]优选地，所述η区在其下部的掺杂浓度大于上部的掺杂浓度。
[0036]优选地，所述半导体器件是超结器件。
【专利附图】
【附图说明】
[0037]包括附图来提供对实施例的进一步理解，所述附图被结合到说明书中并构成说明书的一部分。附图用于解释实施例且附图及其相应描述用于解释实施例的原理。参考以下详细描述将更容易且更好地理解其它的实施例及其意在的优点。附图中的元素彼此之间并非按比例绘制。相同的附图标记代表对应的同样的部件。
[0038]图1示出了典型超结晶体管的示意性截面图。
[0039]图2Α、图2Β和图2C，示出了超结晶体管的一部分的三个非限制性示例的示意性截面图。
[0040]图3示出了源极和本体接触几何结构的详细截面，所述几何结构包括平面和凹槽接触以及直的和锥形接触的排列。
[0041]图4示出了超结晶体管的截面,所述超结晶体管具有包括例如用AlCu或AlSiCu填充的接触孔的依照实施例的沟槽栅极结构。
【具体实施方式】
[0042]在以下详细描述中，将参考附图，其构成说明书的一部分。说明书通过本实用新型得以实施的具体实施例来进行描述。因此，方向性术语，例如“顶部”，“底部”，“前”，“后”，“前面”，“后面”等用于表示所描述的附图的方向。由于实施例中的部件可以被放置在许多不同的方向，方向性术语仅出于示例性目的，而并非限制。应当理解的是在不脱离本实用新型的范围的情况下，可以使用其他实施例并可以进行结构或逻辑上的修改。因此，以下详细的描述并不采取限制意义，该实用新型的范围由所附的权利要求限定。
[0043]应当理解的是以下各示例性实施例的特征除非特别说明外均可彼此结合。
[0044]如说明书中所应用的，术语“耦合”和/或“电耦合”并非意指元件必须直接耦合在一起；“耦合”或“电耦合”的元件之间可以具有中间元件。
[0045]图2Α、图2Β和图2C，示出了超结晶体管的三个非限制性示例的示意性截面图。其示出了用于实现补偿区和可选缓冲区的不同的可能性。这些示例并非限制性的，其可以以任何方式结合成不同的方案。为简单起见，仅一部分有源区，即，承载垂直负载电流的区域的截面被示出。而晶体管的其它部分，如边缘终止系统，切割区或者栅极连接等并未在图2A-2C中明确示出。所示出的器件具有半导体本体，其具有补偿区，所述补偿区包括P区(P列)130和η区(η列)134，其中所述补偿，即，在垂直方向上P列和η列之间的掺杂的差既可以是均匀的也可以是变化的。
[0046]所述补偿区被连接至MOS晶体管单元，其包括源极118，本体区138和控制栅极114。在所给出的示例中，所述栅极被构建成位于所述半导体本体顶部的平面栅电极。然而，所述栅极也能够在所述半导体本体中刻蚀的沟槽中实现。
[0047]绝缘结构140，例如氧化物，将所述栅极114与所述本体区138，所述源极118，所述η区(η列)134以及金属化层110电隔离。并且位于所述栅极114下方的所述绝缘结构140的一部分可用作栅极绝缘层。
[0048]所述晶体管的漏极128连接至高度掺杂的衬底124。可选缓冲层126可以位于所述衬底和所述补偿区之间。所述缓冲层具有与所述衬底相同的导电类型，但具有比衬底较低的掺杂。在垂直方向上所述缓冲层的掺杂可以变化。例如，图2Β示出的截面描述了所述缓冲层中逐步变化的掺杂水平。例如，所述缓冲层可以包括多个子层，如第一子层(缓冲区I)和第二子层(缓冲区2)，并且所述第二子层的掺杂可以高于所述第一子层的掺杂。又例如，图2C示出的截面描述了所述η区(η列)134的掺杂逐步增加和/或沿着自所述绝缘结构140至所述缓冲层126的方向逐渐增加。根据实施例(图2A-2C中未示出)，η区(η列)的掺杂和/或P区(P列)的掺杂可以沿着自所述绝缘结构140至所述缓冲层126的方向具有一个或多个局部掺杂最大值及一个或多个局部掺杂最小值。
[0049]源极接触通过所述金属化层110电连接，所述金属化层在芯片的顶面构建具公共源极焊盘。各个单元栅极114通过多晶硅连接以在顶面用金属化部构建公共栅极接触。并且因此具有相同或不同的金属化部的两个电极(一个用于源极，另一个用于栅极)被设置在器件顶面并且通过例如，硅氧化物或硅氮化物钝化层或者二者彼此绝缘。所述漏极接触构建在所述器件的背侧并且被超结器件的金属化部128覆盖。
[0050]此外，图2A-2C还示出了所述栅电极的宽度w和所述单元的节距P。
[0051]图3示出了具有对所述源极和所述本体掺杂区改进接触的超结晶体管的一部分的示意性截面示意图。如图3所示，其策略是采用仅仅栅极114 (例如，多晶硅)和源金属化部110之间的薄绝缘层113 (其为所述绝缘结构140的一部分)尽可能地打开所述接触。此绝缘层的最小厚度由对所述结构化的栅电极进行所述接触孔光刻的覆盖容差决定。采用先进的光刻设备，能够达到大约为10nm或更小的最小容差值。另外一个优点是源极掺杂的侧向维度和源极串联电阻可以被最小化。然而，应当保证所述薄绝缘层113的最小厚度足够厚度足够厚来维持施加在栅极114和源极金属化部110之间的规定电压。
[0052]根据一实施例，通过采用这样的策略，接触孔112的宽度c可以被最大化，这使得用金属填充变得容易。采用大的接触孔，基于铝的金属化部中的颗粒边界线的形成可以被阻止。这些边界线应当被避免，因为它们能够成为腐蚀或者污染物朝着栅极绝缘层扩散的起点，其导致所述超结晶体管具有不稳定表现。所述接触孔的宽度c典型的值为所述单元节距的30%到75%或者多于所述单元节距的50%或多于60%。
[0053]根据一个实施例，所述本体区138可以通过可选本体接触掺杂131与所述源金属化部I1接触。
[0054]根据一个实施例，可以包括可选的凹槽接触132，其具有与本体和源极同时接触的优点。根据另一个实施例，当接触孔的壁为锥形时，能够实现填充并且避免颗粒边界方面的进一步改进。根据又一个实施例，另一替换方式是使得所述栅电极也成锥形，以避免栅极和源极之间的横向绝缘113变薄。为了便于理解，图3的截面中示出了至源极和本体掺杂区的所有这些不同的接触。值得注意的是，这些接触的示例并非限制性的，不同的版本可以以任何方式结合。
[0055]然而，Al或AlSi用于源极金属化部110，针对电子迁移效应的鲁棒性受到限制。由于超结晶体管与标准功率晶体管相比能够承载更高的负载电流，改进是有益的。一种增加铝基材料的电子迁移特性的可能性为改变金属化部中的材料颗粒尺寸。将颗粒尺寸的频率分布的最大值减小至小于300nm增加了铝基金属化部针对电子迁移的特性。
[0056]针对电子迁移的最重要的影响是采用掺杂有其它元素X(其包括Ni，Cu, Pd, Zn,Ta和Nb中的一种或多种)的铝基金属化部A1X。对铝基金属化部掺杂这样的元素的效果是迅速增强金属化部相对于电子迁移的鲁棒性，因此增加金属线中最大可允许的电流密度。并且，三元金属化材料或者AlSiX (其中X为元素Ni，Cu, Pd, Zn, Ta和Nb中的一种或多种)也使得金属化部的电子迁移能力得以提高。AlSiX金属化部中Si的含量大致在重量的0.5%到4%百分比以减少铝的尖峰到达硅半导体材料的危险性。
[0057]附加材料X (其为元素Ni，Cu, Pd, Zn, Ta和Nb中的一种或多种)的浓度能够在全部金属化部的重量的0.5%到4%百分比的范围内。
[0058]在一个可替代的实施例中，所述超结晶体管也能够采用在沟槽中具有栅电极的单元结构来构建。图4示出了具有用AlX或AlSiX填充的源极接触的超结晶体管的沟槽单元结构的截面图，其中X为Ni，Cu, Pd, Zn, Ta和Nb中的一种或多种。与图3相同，为了便于理解，图4的截面中示出了至源极和本体掺杂区的所有不同的接触。值得注意的是，这些接触的示例并非限制性的，不同的版本可以以任何方式结合。
[0059]根据本实用新型，当不采用Si对金属化部进行掺杂时，具有显著的优势的是在所述超结晶体管的金属化膜和所述半导体本体之间布置绝缘材料或者衬里来防止尖峰。
[0060]尽管在此描述了特定的实施例，本领域普通技术人员能够理解在不脱离本实用新型的范围的情况下，多种可替换和/或等同的实施方式可以用来替换所示出并描述出的特定实施例。本申请旨在覆盖任何对此处讨论的特定实施例的调整或改变。因此，本实用新型旨在仅由权利要求及其等价物限制。
【权利要求】
1.一种半导体器件，其特征在于包括: 补偿区，其包括P区和η区； 位于所述补偿区上的晶体管单元，所述晶体管单元包括源极区，本体区和栅极；以及 金属化部，其填充接触孔以使得所述源极区与所述本体区电接触， 其中，所述接触孔具有大于所述单元的节距的30%的宽度。
2.根据权利要求1的半导体器件，其特征在于所述金属化部是铝基金属化部。
3.根据权利要求2的半导体器件，其特征在于所述铝基金属化部掺杂有元素Ni，Cu,Pd, Zn, Ta和Nb中的一种或多种。
4.根据权利要求1的半导体器件，其特征在于所述金属化部包括掺杂元素Si。
5.根据权利要求1的半导体器件，其特征在于所述接触孔的宽度为所述单元的节距的 30% 到 75%。
6.根据权利要求1的半导体器件，其特征在于所述接触孔的宽度为大于所述单元的节距的50%。
7.根据权利要求1的半导体器件，其特征在于所述接触孔的宽度为大于所述单元的节距的60%。
8.根据权利要求1的半导体器件，其特征在于所述接触孔具有锥形壁。
9.根据权利要求1的半导体器件，其特征在于所述栅极具有锥形壁。
10.根据权利要求1的半导体器件，其特征在于进一步包括:凹槽接触，用于电连接所述源极区和所述本体区。
11.根据权利要求1的半导体器件，其特征在于进一步包括布置于所述金属化部和所述源极及本体区之间的缓冲材料或衬里。
12.根据权利要求1的半导体器件，其特征在于所述栅极具有平面结构。
13.根据权利要求1的半导体器件，其特征在于所述栅极至少部分地位于沟槽中。
14.根据权利要求1的半导体器件，其特征在于进一步包括衬底和位于所述衬底和所述补偿区之间的缓冲层。
15.根据权利要求14的半导体器件，其特征在于所述缓冲层在其下部的掺杂浓度大于上部的掺杂浓度。
16.根据权利要求1的半导体器件，其特征在于所述η区在其下部的掺杂浓度大于上部的掺杂浓度。
17.根据权利要求1的半导体器件，其特征在于所述半导体器件是超结器件。
【文档编号】H01L23/538GK203983267SQ201320675289
【公开日】2014年12月3日 申请日期:2013年10月30日 优先权日:2013年10月30日
【发明者】K.霍赛尼, A.毛德 申请人:英飞凌科技奥地利有限公司