半导体器件的制作方法
【专利摘要】半导体器件包括：具有第一和第二表面的半导体本体；在第一表面处位于半导体本体中的第一导电类型的源区；在第二表面处位于半导体本体中的第二导电类型的漏区；在源区和漏区之间的第二导电类型的体区；第一导电类型的第一区和第二导电类型的第二区，第一区和第二区均在体区和漏区之间的漂移区中，其中第一导电类型的第一区和第二导电类型的第二区在半导体本体中交替排列，并至少第二区接触体区；第一导电类型的半导体基础层，半导体基础层的至少一部分在由第一区、第二区以及漏区包围的漂移区中。第一导电类型的半导体基础层的所述部分的厚度至少大于第一导电类型的第一区的宽度。该半导体器件还包括在第一表面处的将源区电连接到外部的接触插塞。
【专利说明】半导体器件
【技术领域】
[0001]本实用新型涉及半导体器件领域，更具体地说，涉及具有厚半导体基础层和源极接触插塞的超结器件。
【背景技术】
[0002]近年来，超结器件被越来越广泛地应用。在常规的η沟道超结器件中，交替排列的P区和η区组合形成复合缓冲层，用来代替MOSFET器件中的η型外延层。复合缓冲层中的每个P区被相邻的η区包围，并且每个η区被相邻的P区包围。现代超结器件的特征是越来越小的器件间距尺寸和器件面积。这种趋势受到允许较低开关损耗的输出电容储存能量(Eoss)的减低或者减少的栅极电荷而导致对栅极驱动器的功率和尺寸的要求降低、甚至受到单位芯片面积的导通电阻(Rdson)的降低的驱动而逐渐发展。随着器件(或芯片)尺寸的减小，单位面积的导通电阻也会逐渐降低。较低的单位面积导通电阻是降低芯片成本的主要杠杆，它允许在给定封装尺寸的情况下提供较低的导通电阻值。
[0003]然而，对于任何芯片缩小的主要要求是器件应当在极端操作模式下保持其鲁棒性，例如器件在短路条件下的鲁棒性。
[0004]另一方面，芯片尺寸缩小常常会导致源极接触的接触孔较窄。在这种情况下，利用金属对这种较窄的接触孔进行无空隙填充几乎是不可能的。
实用新型内容
[0005]当器件尺寸缩小时，在标准操作以及尤其是在极端操作(例如短路条件)下产生较高的电流密度。由于电流密度是器件在短路条件下的鲁棒性的限制因素，因此如果不采取其他措施的话，器件的鲁棒性将随着芯片缩小而降低。
[0006]提高超结器件在短路条件下的鲁棒性的一种方式是在超结器件的复合缓冲层下面实施较厚的基础层。
[0007]在超结器件的源-漏短路条件下，高电流和高电压被同时施加到该器件。该高电压可以是400V的直流链电压(在这样的应用中使用具有500或600V的阻断能力的晶体管)。通过器件的电流在这种情况下不受限制。在静态阻断中，所有电子和空穴从器件的漂移区移走。仅存的电荷是受主原子和施主原子的电荷。而在该短路条件下，器件的沟道打开，允许大量电子流入漂移区。这些电子在流过漂移区时代表了大规模地影响电场形状的额外电荷。负的电子电荷具有与静态的额外P掺杂相同的效果:电场的峰值偏移到P补偿区的末端。在这种情况下，超结器件的底部，尤其是位于超结器件的复合缓冲层下面的基础层，限定了器件的阻挡能力。
[0008]在具有较薄基础层的超结器件中，该基础层在静态阻断条件下完全耗尽，因此该基础层在临界短路条件下不能接收更多的电压。另一方面，在具有较厚基础层的超结器件中，电场能够更深地进入到该基础层中，因此能够产生更大的阻断能力。
[0009]此外，为了实现较小的器件间距尺寸，用于源极接触的接触孔的尺寸也需要被减小。在小于大约2 μ m的宽度的情况下，通过利用目前所用的金属溅射工艺来正确地填充接触孔而不产生任何空隙是不可能的。在接触孔中产生的空隙往往有可能导致接触电阻增大和潜在的可靠性问题。因此，针对进一步减小的器件间距尺寸，需要一种新的接触插塞结构来实现对源极接触孔的无空隙填充。
[0010]本实用新型的目的是提供一种具有小间距尺寸的半导体器件，该半导体器件能够在高电流、高电压的极端操作下保持其鲁棒性。
[0011]为了实现上述目的，根据本实用新型的一个方面，提供一种半导体器件，该半导体器件包括:
[0012]具有第一和第二表面的半导体本体；
[0013]在第一表面处位于所述半导体本体中的第一导电类型的源区；
[0014]在第二表面处位于所述半导体本体中的第二导电类型的漏区；
[0015]位于所述源区和所述漏区之间的第二导电类型的体区；
[0016]第一导电类型的第一区和第二导电类型的第二区，所述第一区和第二区均位于所述体区和所述漏区之间的漂移区中，其中所述第一导电类型的第一区和所述第二导电类型的第二区在所述半导体本体中交替排列，并且至少所述第二区接触所述体区；
[0017]第一导电类型的半导体基础层，所述半导体基础层的至少一部分位于由所述第一区、所述第二区以及所述漏区包围的所述漂移区中，
[0018]其特征在于，
[0019]所述第一导电类型的半导体基础层的所述部分的厚度至少大于所述第一导电类型的第一区的宽度，以及
[0020]所述半导体器件还包括在所述第一表面处的将所述源区电连接到外部的接触插塞。
[0021]在一些实施例中，所述半导体基础层的掺杂浓度沿着从所述源区到所述漏区的方向逐渐升高。
[0022]在一些实施例中，所述半导体基础层由多个子层构成。
[0023]在一些实施例中，所述第一导电类型的半导体基础层由具有第一掺杂浓度的第一层和具有小于第一掺杂浓度的第二掺杂浓度的第二层构成。
[0024]在一些实施例中，所述半导体基础层的所述第一层由多个子层构成。
[0025]在一些实施例中，所述第一层的掺杂浓度沿着从所述源区到所述漏区的方向逐渐升高。
[0026]在一些实施例中，所述多个子层的每一个的掺杂浓度沿着从所述源区到所述漏区的方向逐渐升高。
[0027]在一些实施例中，所述漂移区由多个堆叠的外延层构成。
[0028]在一些实施例中，所述第一区的掺杂浓度沿着第一表面的方向和沿着从第一区的中心到第二表面的方向逐渐降低。
[0029]在一些实施例中，所述第二导电类型的第二区的掺杂浓度沿着从第二区的中心到第一表面的方向和沿着从第二区的中心到第二表面的方向逐渐降低。
[0030]在一些实施例中，所述第一导电类型的第一区和所述第二导电类型的第二区均是通过沟槽技术形成的。[0031 ] 在一些实施例中，所述接触插塞由多晶硅制成。
[0032]在一些实施例中，所述接触插塞由钨制成。
[0033]在一些实施例中，所述半导体器件还包括位于所述半导体本体的第一表面处的平面型栅极结构。
[0034]在一些实施例中，所述半导体器件还包括位于所述半导体本体的第一表面处的沟槽型栅极结构。
[0035]在根据本实用新型的各实施例的半导体器件的情况下，由于在各半导体器件中均采用了较厚的半导体基础层，该较厚的半导体基础层由掺杂浓度变化的两个或更多个层构成，并且优选地漂移区中的电荷补偿区采用了变化的掺杂浓度，由此使得根据本实用新型的各实施例的半导体器件在短路条件下保持其鲁棒性。此外，在源极接触中采用了接触插塞结构，由此能够有效地消除源极接触孔填充中的空隙，从而减小器件电阻并改善器件的可靠性。
【专利附图】
【附图说明】
[0036]本实用新型的这些和其它特征和优点将通过以下参考附图的详细描述而变得明显，在附图中:
[0037]图1示意性地示出了根据本实用新型的一个实施例的半导体器件的截面图。
[0038]图2示意性地示出了根据本实用新型的另一个实施例的半导体器件的截面图。
[0039]图3示意性地示出了根据本实用新型的另一个实施例的半导体器件的截面图。
[0040]图4示意性地示出了根据本实用新型的另一个实施例的半导体器件的截面图。
[0041]图5示意性地示出了根据本实用新型的另一个实施例的半导体器件的截面图。
【具体实施方式】
[0042]现在将参考示出本实用新型的实施例的附图在下文中更全面地描述本实用新型的实施例。然而，本实用新型可以以许多不同的形式来具体实施并且不应该被解释为受限于本文所阐述的实施例。更确切地说，提供这些实施例是为了使该公开内容更彻底和完整，并且将向本领域技术人员全面地传达本实用新型的范围。遍及全文，相似的数字指代相似的元件。此外，附图中示出的各个层和区只是示意性的并且没有必要按比例绘制。因此本实用新型不限于附图中示出的相对大小、间距和对准。另外，正如本领域技术人员所认识的，本文提到的形成于衬底或其它层上的层可以指直接形成在衬底或其它层上的层，也可以指在衬底或其它层上形成的一个或多个居间层上的层。而且，术语“第一导电类型”和“第二导电类型”指的是相反的导电类型，例如N或P型，然而，这里所描述和示出的每个实施例也包括其互补实施例。
[0043]在本文中所使用的术语仅仅为了描述特定实施例的目的并且不意图限制本实用新型。如本文所使用的那样，单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文以其它方式明确指示。还将理解，当在本文使用术语“包括”和/或“包含”时，其指定所叙述的特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组群的存在或添加。
[0044]除非以其它方式限定，本文所使用的所有术语(包括技术和科学术语)具有与如本实用新型所属领域的技术人员通常理解的含义相同的含义。还将理解本文所使用的术语应该被解释为具有与它们在该说明书的背景以及相关领域中的含义一致的含义，并且将不会以理想化或过分形式的方式解释，除非在本文中明确如此限定。
[0045]附图通过在掺杂类型“η”或“p”旁边指示或“ + ”来说明相对掺杂浓度。例如，“η-”表示低于“η”掺杂区域的掺杂浓度的掺杂浓度，而“η+”掺杂区域具有比“η “掺杂区域高的掺杂浓度。相同的相对掺杂浓度的掺杂区域没有必要具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂区域可以具有相同或不同的绝对掺杂浓度。
[0046]图1示意性地示出了根据本实用新型的一个实施例的半导体器件100的截面图。在该实例中，为了方便起见，以η型器件为例来描述半导体器件100。然而，半导体器件100也可以是P型器件。此外，在一些实施例中，半导体器件100可以是超结器件，例如超结MOSFET。
[0047]半导体器件100从底到顶依次包括η+漏区110、η型半导体基础层120、漂移区130、ρ+体区150和η+源区160。ρ+体区150位于漂移区130中，并且包围着η+源区160。半导体器件100还包括位于漂移区130的上表面之上被隔离层190包围的栅电极180。在一些实施例中，栅电极180可以由多晶硅、金属或其组合制成，隔离层190可以由例如Si02制成。
[0048]半导体器件100还包括在源区160上方且位于相邻隔离层190之间的接触插塞174。进一步地，半导体器件100还包括沉积在接触插塞174上的源极金属化层170。接触插塞174和源极金属化层170能够将源区160电连接到外部。优选地，接触插塞174由多晶硅或者钨制成。接触插塞174可以利用本领域技术人员熟知的插塞工艺来形成。在该实施例中，由于在源区上方采用了接触插塞结构，尤其是接触插塞由多晶硅或者钨制成，与现有技术中通过源极接触孔工艺制作而成的源极接触相比，本实用新型的利用接触插塞形成的源极接触能够获得更好的填充特性，即在所形成的源极接触中不存在空隙，从而能够有效地降低根据本实用新型的半导体器件的导通电阻并能改善器件的可靠性。
[0049]在该实施例中，漂移区130包括多个沿着漂移区的宽度方向交替排列的η区和ρ区，其中至少P区接触P+体区150，并且这些η区和P区用作电荷补偿区。在这种情况下，P+体区150位于源区160和漂移区130中的η区之间。优选地，这些η区和ρ区中的每一个均为柱形，如图1所示。在一些实施例中，P区和η区可以通过沟槽技术来形成。
[0050]在该实施例中，η型半导体基础层120的至少一部分位于漂移区130中并且在η区和P区以及漏区110之间。η型半导体基础层120的位于漂移区130中的该部分的厚度至少大于漂移区130中的η区的宽度，也就是说，η型半导体基础层120的位于η区和ρ区下面的该部分的厚度至少大于漂移区130中的相邻ρ区之间的间距。由于采用厚的半导体基础层120，半导体器件的阻断能力被大大提高。
[0051]在该实施例中，半导体基础层120的掺杂浓度沿从源区160到漏区110的方向逐
渐升闻。
[0052]优选地，如图1所示，η型半导体基础层120在器件的垂直方向上被分成了两部分，其中邻近漏区Iio的第一部分121的掺杂浓度高于邻近漂移区130的第二部分122的掺杂浓度，例如第一部分为η掺杂,第二部分为rT掺杂。优选地,尽管图中未不出，半导体基础层120的第一部分121的掺杂浓度可以沿从源区160到漏区110的方向逐渐升高。[0053]在本实用新型中，ρ区和ρ+体区150可以彼此平行或垂直。如果它们彼此平行，那么P区位于P+体区150下方并且η区位于所述体区之间。如果它们彼此垂直，那么P区位于P+体区150下面并且η区也部分地位于ρ+体区150下面。
[0054]厚的半导体基础层常常会导致器件的比导通电阻Ron增大，从而在器件面积不变的情况下引起器件的导通电阻(RonXA)增大。为了降低器件的导通电阻，一种方式是通过提高半导体基础层在靠近高掺杂的基底(即漏区)的区域中的掺杂水平来降低比导通电阻。在优选实施例中，半导体基础层120被分成了两部分，其中邻近漏区110的第一部分121的掺杂浓度水平较高，并且高于邻近漂移区130的第二部分122的掺杂浓度，由此能够降低器件的比导通电阻，并因而降低器件的导通电阻。
[0055]图2示意性地示出了根据本实用新型的另一个实施例的半导体器件200的截面图。图2所示器件200的大部分结构与图1所示器件100相同，只是半导体基础层的构造被改变。为了简便起见，图2与图1中相同的部分的描述将被省略。
[0056]在图2中，η型半导体基础层220在器件的垂直方向上被分成了两部分，其中邻近漏区210的第一部分221的掺杂浓度高于邻近漂移区230的第二部分222的掺杂浓度，例如第一部分为η掺杂，第二部分为η—掺杂。此外，漂移区230包括多个沿着漂移区的宽度方向交替排列的η区和ρ区，其中至少ρ区接触ρ+体区250，并且这些η区和ρ区用作电荷补偿区。在这种情况下，P+体区250位于源区260和漂移区230中的η区之间。优选地，这些η区和ρ区中的每一个均为柱形，如图2所示。在一些实施例中，ρ区和η区可以通过沟槽技术来形成。
[0057]此外，在该实施例中，类似于参考图1所描述的，漂移区230中的η区的掺杂浓度与半导体基础层220的第二部分222的掺杂浓度在相同的数量级，即两者的掺杂水平相同。同时漂移区230中的ρ区的掺杂浓度保持均匀。
[0058]此外，在该实施例中，类似于参考图1所描述的，为了提高半导体器件的阻断能力’ η型半导体基础层220的位于漂移区230中的厚度至少大于漂移区230中的η区的宽度，也就是说，η型半导体基础层220的`位于η区和ρ区下面的该部分的厚度至少大于漂移区230中的相邻ρ区之间的间距。
[0059]进一步地，在该实施例中，η型半导体基础层220的第一部分221被分成了多个子层221-1、221-2、221-3、……，每个子层的掺杂浓度沿着从漏区到源区的方向逐渐降低。由此，从整体上看，η型半导体基础层220的第一部分221的掺杂浓度沿着从漏区到源区的方向逐渐降低。采用该实施例的结构，由于提高了半导体基础层在靠近高掺杂的基底(即漏区)的区域中的掺杂水平，因此能够有效地降低器件的比导通电阻，并因而降低器件的导通电阻。
[0060]图3示意性地示出了根据本实用新型的另一个实施例的半导体器件300的截面图。图3所示器件300的大部分结构与图2所示器件200相同，只是半导体基础层的构造被改变。为了简便起见，图3与图2中相同的部分的描述将被省略。
[0061]在该实施例中，类似于参考图2所描述的，漂移区330包括多个沿着漂移区的宽度方向交替排列的η区和ρ区，其中至少ρ区接触ρ+体区350，并且这些η区和ρ区用作电荷补偿区。在这种情况下，P+体区350位于源区360和漂移区330中的η区之间。优选地，这些η区和ρ区中的每一个均为柱形，如图3所示。在一些实施例中，ρ区和η区可以通过沟槽技术来形成。
[0062]在该实施例中，漂移区330中的η区的掺杂浓度低于半导体基础层320的掺杂浓度，同时漂移区330中的ρ区的掺杂浓度保持均匀。
[0063]此外，在该实施例中，类似于参考图2所描述的，为了提高半导体器件的阻断能力，η型半导体基础层320的漂移区330中的部分的厚度至少大于漂移区330中的η区的宽度，也就是说，η型半导体基础层320的位于η区和ρ区下面的该部分的厚度至少大于漂移区330中的相邻ρ区之间的间距。
[0064]进一步地，在该实施例中，η型半导体基础层320被分成了多个子层320_1、320-2,320-3、……，每个子层的掺杂浓度沿着从漏区到源区的方向逐渐降低。由此，从整体上看，η型半导体基础层320的掺杂浓度沿着从漏区到源区的方向逐渐降低，并且η型半导体基础层320的最底部子层的掺杂浓度低于漏区310的掺杂浓度，η型半导体基础层320的顶部子层的掺杂浓度高于邻近半导体基础层320的所述η区的掺杂浓度。由于漂移区330的ρ补偿区在器件的导通状态期间贯穿整个长度具有源极电势，而漂移区330的η补偿区在器件的导通状态期间贯穿整个长度在顶部具有源极电势并且在底部具有漏极电势，因此在器件的导通状态期间在P补偿区和η补偿区之间存在明显的电势差。该电势差会导致η补偿区的局部耗尽，从而使电阻增大。采用该实施例的结构，由于η补偿区的靠近漏区的那部分的掺杂浓度较高，并且半导体基础层320的整体掺杂浓度是朝向漏区方向逐渐升高的，因此能够有效地降低这些区域中的导通电阻。[0065]此外，采用该实施例的结构，由于半导体基础层320的整体掺杂浓度是朝向漏区方向逐渐升高的，因此能够降低电场在电荷补偿区底部处的通常峰值。
[0066]图4示意性地示出了根据本实用新型的另一个实施例的半导体器件400的截面图。图4所示器件400的大部分结构与图3所示器件300相同，只是漂移区中的ρ区的构造被改变。为了简便起见，图4与图3中相同的部分的描述将被省略。
[0067]在该实施例中，漂移区430包括多个沿着漂移区的宽度方向交替排列的η区和ρ区，其中至少P区接触P+体区450，并且这些η区和P区用作电荷补偿区。在这种情况下，P+体区450位于源区460和漂移区430中的η区之间。漂移区430中的ρ区是通过多次外延技术生长而成的，也就是说，每个P区由多个堆叠的外延层构成，使得P区因具有通过多次外延技术形成的形状而具有变化的掺杂浓度。优选地，每个P区的掺杂浓度沿着到源区160的方向以及到漏区110的方向从ρ区的中心逐渐降低。在该实施例中，漂移区430中的η区的掺杂浓度低于半导体基础层420的掺杂浓度。
[0068]此外，在该实施例中，类似于参考图3所描述的，为了提高半导体器件的阻断能力，η型半导体基础层420的位于漂移区430中的该部分的厚度至少大于漂移区430中的η区的宽度，也就是说，η型半导体基础层420的位于η区和ρ区下面的该部分的厚度至少大于漂移区430中的相邻ρ区之间的间距。
[0069]在该实施例中，类似于参考图3所描述的，η型半导体基础层420被分成了多个子层420-1、420-2、420-3、……，每个子层的掺杂浓度沿着从漏区到源区的方向逐渐降低。由此，从整体上看，η型半导体基础层420的掺杂浓度沿着从漏区到源区的方向逐渐降低，并且η型半导体基础层420的最底部子层的掺杂浓度低于漏区410的掺杂浓度，η型半导体基础层420的顶部子层的掺杂浓度高于邻近半导体基础层420的所述η区的掺杂浓度。[0070]图5示意性地示出了根据本实用新型的另一个实施例的半导体器件500的截面图。图5所示器件500的大部分结构与图4所示器件400相同，只是漂移区中的η区的构造被改变。为了简便起见，图5与图4中相同的部分的描述将被省略。
[0071]在该实施例中，漂移区530包括多个沿着漂移区的宽度方向交替排列的η区和ρ区，其中至少P区接触P+体区550，并且这些η区和P区用作电荷补偿区。在这种情况下，P+体区550位于源区560和漂移区530中的η区之间。漂移区530中的η区由多个堆叠的外延层构成，每个外延层的掺杂浓度在堆叠方向上从其中心处向两边逐渐降低(如图中箭头所示)，同时漂移区530中的ρ区是由位于所述η区的每个外延层中的掺杂区堆叠形成的。由此，漂移区530中的ρ区和η区均具有变化的掺杂浓度。
[0072]在利用多次外延技术生长η区的一个外延层之后，在该外延层中形成ρ掺杂区，然后接着在该外延层上生长另一个外延层，在该另一个外延层中同样形成P掺杂区，以此类推。之后，将所得到的结构进行退火而得到图5中所示的漂移区中的结构。由于上述工艺步骤是本领域技术人员所熟知的，因此这里不再对其详细描述，只是为了说明的目的，对上述工艺过程进行了概述。
[0073]此外，在该实施例中，类似于参考图4所描述的，为了提高半导体器件的阻断能力，η型半导体基础层520的位于漂移区530中的该部分的厚度至少大于漂移区530中的η区的宽度，也就是说，η型半导体基础层520的位于η区和ρ区下面的该部分的厚度至少大于漂移区530中的相邻ρ区之间的间距。
[0074]另外，在该实施例中，类似于参考图4所描述的，η型半导体基础层520被分成了多个子层520-1、520-2、520-3、……，每个子层的掺杂浓度沿着从漏区到源区的方向逐渐降低。由此，从整体上看，η型半导体基础层520的掺杂浓度沿着从漏区到源区的方向逐渐降低，并且η型半导体基础层520的最底部子层的掺杂浓度低于漏区510的掺杂浓度。
`[0075]在上面参考图1-5所描述的半导体器件中，为了更好地突出本实用新型，因此仅对本实用新型的改进构造进行了详细描述，而仅仅概述或甚至省略了本领域技术人员公知的一些半导体器件结构。例如，在上面参考图1-5所描述的半导体器件中，栅极结构既可以采用平面型栅极结构，也可以采用沟槽型栅极结构。此外，本实用新型中的半导体器件结构的形成均可以采用本领域技术人员熟知的半导体制造工艺来完成，这里不再赘述。
[0076]尽管上文已经通过示例性实施例详细描述了本实用新型及其优点，但是本领域技术人员应当理解，在不脱离由所附权利要求限定的本实用新型的精神和范围的情况下，可以对本实用新型进行多种替换和变型。
【权利要求】
1.一种半导体器件，包括: 具有第一和第二表面的半导体本体； 在第一表面处位于所述半导体本体中的第一导电类型的源区； 在第二表面处位于所述半导体本体中的第一导电类型的漏区； 位于所述源区和所述漏区之间的第二导电类型的体区； 第一导电类型的第一区和第二导电类型的第二区，所述第一区和第二区均位于所述体区和所述漏区之间的漂移区中，其中所述第一导电类型的第一区和所述第二导电类型的第二区在所述半导体本体中交替排列，并且至少所述第二区接触所述体区； 第一导电类型的半导体基础层，所述半导体基础层的至少一部分位于由所述第一区、所述第二区以及所述漏区包围的所述漂移区中， 其特征在于， 所述第一导电类型的半导体基础层的所述部分的厚度至少大于所述第一导电类型的第一区的宽度，以及 所述半导体器件还包括在所述第一表面处的将所述源区电连接到外部的接触插塞。
2.根据权利要求1 所述的半导体器件，其特征在于，所述半导体基础层的掺杂浓度沿着从所述源区到所述漏区的方向逐渐升高。
3.根据权利要求1所述的半导体器件，其特征在于，所述半导体基础层由多个子层构成。
4.根据权利要求3所述的半导体器件，其特征在于，所述第一导电类型的半导体基础层由具有第一掺杂浓度的第一层和具有小于第一掺杂浓度的第二掺杂浓度的第二层构成。
5.根据权利要求4所述的半导体器件，其特征在于，所述半导体基础层的所述第一层由多个子层构成。
6.根据权利要求4所述的半导体器件，其特征在于，所述第一层的掺杂浓度沿着从所述源区到所述漏区的方向逐渐升高。
7.根据权利要求3所述的半导体器件，其特征在于，所述多个子层的每一个的掺杂浓度沿着从所述源区到所述漏区的方向逐渐升高。
8.根据权利要求1所述的半导体器件，其特征在于，所述漂移区由多个堆叠的外延层构成。
9.根据权利要求1所述的半导体器件，其特征在于，所述第一区的掺杂浓度沿着第一表面的方向和沿着从第一区的中心到第二表面的方向逐渐降低。
10.根据权利要求1所述的半导体器件，其特征在于，所述第二导电类型的第二区的掺杂浓度沿着从第二区的中心到第一表面的方向和沿着从第二区的中心到第二表面的方向逐渐降低。
11.根据权利要求1所述的半导体器件，其特征在于，所述第一导电类型的第一区和所述第二导电类型的第二区均是通过沟槽技术形成的。
12.根据权利要求1所述的半导体器件，其特征在于，所述接触插塞由多晶硅制成。
13.根据权利要求1所述的半导体器件，其特征在于，所述接触插塞由钨制成。
14.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述半导体本体的第一表面处的平面型栅极结构。
15.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述半导体本体的第一表面处的沟槽型栅极结构。
【文档编号】H01L29/417GK203659879SQ201320675306
【公开日】2014年6月18日 申请日期:2013年10月30日 优先权日:2013年10月30日
【发明者】A.维尔梅罗特, W.凯因德尔 申请人:英飞凌科技奥地利有限公司