一种集成电路用rc触发式esd保护电路的制作方法
【专利摘要】一种集成电路用RC触发式ESD保护电路，属于电子【技术领域】。本发明通过由第一PMOS管的开启电阻和电容组成的RC触发电路的延迟作用，开启了第二PMOS管303，通过电阻305的电流拉升了电位点307的电位，从而开启NMOS管304并降低电位点307的电位，NMOS管303与第二PMOS管303形成正反馈，保证电位点307为高电位，以驱动衬底触发SCR器件104。本发明提供的集成电路用RC触发式ESD保护电路，其中电容的大小只需要5fF，相对于传统触发电路的pF级的电容小了很多，版图面积随之减小的同时，漏电流也随之减小。
【专利说明】—种集成电路用RC触发式ESD保护电路
【技术领域】
[0001]本发明属于电子【技术领域】,涉及半导体集成电路芯片的静电释放(ElectrostaticDischarge，简称为ESD)保护电路技术，尤指一种用于集成电路的RC触发式ESD保护电路。
【背景技术】
[0002]在集成电路生产、封装、测试、存放、搬运过程中，静电放电作为一种不可避免的自然现象而普遍存在。随着集成电路工艺特征尺寸的减小和各种先进工艺的发展，集成电路被ESD现象损毁的情况越来越普遍，有关研究调查表明，集成电路失效产品的30%都是由于遭受静电放电现象所引起的。因此，使用高性能的ESD防护器件对集成电路电路加以保护显得十分重要。
[0003]随着集成电路工艺特征尺寸的减小和各种先进工艺的发展，特别是深亚微米的工艺中，依靠钳位器件的反偏PN节击穿的传统ESD保护结构已经很难满足ESD的设计要求，而通过RC触发电路来开启ESD钳位器件的方法则能有效的保护集成电路。
[0004]图1是传统用于集成电路的RC触发式ESD保护电路，包括:RC触发电路103和ESD钳位器件104。触发电路103包括电阻105、电容106、PM0S管107和NMOS管108。电阻105和电容106串联后的电阻端接VDD电源线101，其电容端接VSS电源线102 ;电阻105和电容106的连接点109接PMOS管107栅极和NMOS管108的栅极，PMOS管107的源极接VDD电源线101，NMOS管108的源极接VSS电源线102，PMOS管107的漏极和NMOS管108的漏极互连并接ESD钳位器件104的控制端，钳位器件104的高压端接VDD电源线101，钳位器件104的低压端接VSS电源线102。
[0005]该RC触发式ESD保护电路的工作原理为:RC触发电路103内由电阻105和电容106构成的RC串联电路的时间常数设计在0.1?lus，在不上电的情况下，ESD脉冲没有加在电源线101和102之间时，电位点109的电位为0，当VDD电源线101端出现一正ESD脉冲时，由于ESD电压具有很快的上升速度(其上升时间约在5?15ns)，电位点109的电压因RC延迟效应无法跟得上101端的ESD电压上升速度，因此电位点109的低电位导致PMOS管107和NMOS管108构成的反相器的输出端110的电位藉由101上的ESD电压而上升到高电位。而电位点110的高电位会触发ESD钳位器件104，从而旁通掉ESD电流。而在正常的工作条件下，VDD电源线101外加一固定的工作电压，在开机时，VDD电源线101的电压是从OV逐渐上升到5V的，但是由于VDD电源线101的电压上升时间约Ims左右，而RC触发电路的时间常数设计为0.1?lus，因此电位点109的电压跟得上101端工作电压上升速度，则反相器不会开启，电位点110保持低电位，从而不会开启ESD钳位器件，不会影响内部电路的正常工作。
[0006]该触发电路虽然能很好的开启ESD钳位器件，以泄放ESD电流，但是带来的副作用也是很明显的，由于RC触发电路的RC时间常数(即RC触发时间)需要设计在0.1?Iys范围内，常用的典型值是200ns，因此就需要很大电阻和电容(比如2pF的电容和100K欧的电阻)，这往往就需要很大的版图面积，增加设计成本。
【发明内容】
[0007]本发明针对常规用于集成电路的RC触发式ESD保护电路中RC触发电路的RC时间常数偏大，需要较大的电阻和电容，从而导致RC触发式ESD保护电路占用芯片面积过大的技术问题，提供一种集成电路用RC触发式ESD保护电路。该RC触发式ESD保护电路具有更小的触发电容，从而使得RC触发式ESD保护电路占用芯片面积大大降低，最终达到降低集成电路成本的目的。
[0008]本发明解决上述技术问题所采用的技术方案是:
[0009]一种集成电路用RC触发式ESD保护电路，如图2所示，包括:RC触发电路103和衬底触发的SCR器件104。触发电路103包括一个电阻305、一个电容302、两个PMOS管301和303、一个NMOS管304。第一 PMOS管301的源极接VDD电源线101，其漏极通过电容302接VSS电源线102，其栅极接第二 PMOS管303的漏极和NMOS管304的栅极；第一 PMOS管301的漏极和电容302的连接点306接第二 PMOS管303的栅极和NMOS管304的漏极；第
二PMOS管303的源极接VDD电源线101，NMOS管304的源极接VSS电源线102 ;第二 PMOS管303的漏极通过电阻305接VSS电源线102，第二 PMOS管303的漏极和电阻305的连接点307接衬底触发的SCR器件104的P+触发区；衬底触发的SCR器件104的高电位P+区接VDD电源线101，衬底触发的SCR器件104的低电位N+区接VSS电源线102。
[0010]上述方案中，所述RC触发电路103还可增加第三PMOS管308 (如图3所示)，其中第一 PMOS管301的漏极不直接连接电容302，第一 PMOS管301的漏极接第三PMOS管308的源极，第三PMOS管308的漏极通过电容302接VSS电源线102，第一 PMOS管301和第三PMOS管308的栅极互连并接第二 PMOS管303的漏极和NMOS管304的栅极。图3所示的技术方案相当于采用两个串联的PMOS管来代替图2所示技术方案中的第一 PMOS管301，这样可以使得图2所示技术方案的开启电阻增加为原来的两倍，但可以降低电容为原来的二分之一，进而可进一步减小电容所需芯片面积，其触发效果与图2所示技术方案基本相同。
[0011]上述方案中，所述电阻305可以用两个或多个串联的电阻代替(如图6所示)，以驱动两个或多个串联的衬底触发的SCR器件104，从而增加ESD条件下的维持电压，防止发生栓锁效应。
[0012]上述方案中，所述RC触发电路103还可增加由第四PMOS管504和第二 NMOS管508构成的反相器(如图7所示)，但所述衬底触发的SCR器件104应采用N+触发的衬底触发SCR器件；此时，第二 PMOS管303的漏极和电阻305的连接点307不直接连接N+触发的衬底触发SCR器件的N+触发区，而是连接第四PMOS管504和第二 NMOS管508的栅极，第四PMOS管504的源极接VDD电源线101，第二 NMOS管508的源极接VSS电源线102，第四PMOS管504和第二 NMOS管508的漏极的互连点511接N+触发的衬底触发SCR器件的N+触发区。
[0013]本发明的有益效果为，本发明提供的集成电路用RC触发式ESD保护电路中电容302最小只需要5fF，相对于传统触发电路的2pF的电容具有明显的优势，版图面积减小的同时，漏电流也减小了许多，对内部电路的影响相对较小；同时还可以通过调节电阻305的串联个数以驱动堆叠的衬底触发SCR器件。【专利附图】
【附图说明】
[0014]图1是传统的RC触发式ESD保护电路。
[0015]图2是本发明提供的一种集成电路用RC触发式ESD保护电路(对应于实施例1)。
[0016]图3是本发明提供的另一种集成电路用RC触发式ESD保护电路(对应于实施例2)。
[0017]图4是实施例2在ESD条件下的模拟仿真图。
[0018]图5是实施例2在正常工作条件下的模拟仿真图。
[0019]图6是本发明提供的第三种集成电路用RC触发式ESD保护电路(对应于实施例3)。
[0020]图7是本发明提供的第四种集成电路用RC触发式ESD保护电路(对应于实施例4)。
【具体实施方式】
[0021]下面结合附图和实施例，详细描述本发明的技术方案:
[0022]本发明提供的集成电路用RC触发式ESD保护电路。该RC触发式ESD保护电路在正常工作条件下不会影响集成电路的工作，在ESD脉冲到来时能够及时触发ESD钳位器件，从而排放ESD电流，起到保护集成电路的作用。相对于传统电路，该电路最大的优点就是，具有很小的电容，因此占据的版图面积小，而且漏电楼也相应的减小了。
[0023]实施例1:
[0024]一种集成电路用RC触发式ESD保护电路，如图2所示，包括:RC触发电路103和衬底触发的SCR器件104。触发电路103包括一个电阻305、一个电容302、两个PMOS管301和303、一个NMOS管304。第一 PMOS管301的源极接VDD电源线101，其漏极通过电容302接VSS电源线102，其栅极接第二 PMOS管303的漏极和NMOS管304的栅极；第一 PMOS管301的漏极和电容302的连接点306接第二 PMOS管303的栅极和NMOS管304的漏极；第
二PMOS管303的源极接VDD电源线101，NMOS管304的源极接VSS电源线102 ;第二 PMOS管303的漏极通过电阻305接VSS电源线102，第二 PMOS管303的漏极和电阻305的连接点307接衬底触发的SCR器件104的P+触发区；衬底触发的SCR器件104的高电位P+区接VDD电源线101，衬底触发的SCR器件104的低电位N+区接VSS电源线102。
[0025]本例与实施例2的工作原理相同，不同之处是图3所示的技术方案相当于采用两个串联的PMOS管来代替图2所示技术方案中的第一 PMOS管301，这样可以使得图2所示技术方案的开启电阻增加为原来的两倍，但可以降低电容为原来的二分之一，进而可进一步减小电容所需芯片面积，其触发效果与图2所示技术方案基本相同。
[0026]实施例2:
[0027]如图3所示，在实施例1的基础上增加第三PMOS管308，其中第一 PMOS管301的漏极不直接连接电容302，第一 PMOS管301的漏极接第三PMOS管308的源极，第三PMOS管308的漏极通过电容302接VSS电源线102，第一 PMOS管301和第三PMOS管308的栅极互连并接第二 PMOS管303的漏极和NMOS管304的栅极。图3所示的技术方案相当于采用两个串联的PMOS管来代替图2所示技术方案中的第一 PMOS管301，这样可以使得图2所示技术方案的开启电阻增加为原来的两倍，但可以降低电容为原来的二分之一，进而可进一步减小电容所需芯片面积，其触发效果与图2所示技术方案基本相同。
[0028]工作原理:
[0029]如图4所示，为本例触发电路在ESD脉冲条件下的模拟仿真图，X轴表示时间，Y轴表示电压。本仿真采用上升时间为10ns，脉冲时间为220ns的电压源模拟ESD脉冲，从图中可以看出，在电源线101端外加电压之前，电位点306和307都处于零电位，当VDD电源线101端外加电压后，随着电源线电压的增加，第一 PMOS管301和第三PMOS管308开启，相当于两个阻值很大的等效电阻，这两个等效电阻与电容组成RC电路，由于RC时间延迟，电位点306的电压上升要慢于VDD电源线101电压的上升，使得第二 PMOS管303的栅源电压Vgs逐渐减小，当Vgs小于PMOS管的阈值电压Vt时，第二 PMOS管303开启，电流经过电阻305流入VSS电源线102，从而抬高了电位点307的电压，当电位点307的电压大于NMOS管304的阈值电压时，NMOS管304开启，第一 PMOS管301、第二 PMOS管308和NMOS管304形成电流通路，由于设定的第一 PMOS管301和第三PM0S308的宽长比要比NMOS管304的宽长比小，以及电子和空穴的迁移率不同，导致了 PMOS管的导通电阻要远大与NMOS管的导通电阻，由于电阻分压的作用，从而拉低电位点307的电位，防止因为RC的原因导致的电位点307的电位上升，从而保证第二 PMOS管303处于开启状态，并与开启的NMOS管304形成正反馈，最终保证电位点307的高电位，开启STSCR104，达到泄放ESD电流的目的。通过仿真结果分析可知，该发明中由第一 PMOS管301、第三PMOS管308的等效电阻和电容组成的RC触发结构的触发时间只要大于ESD脉冲的上升时间(5?15ns)，就可以保证电路在ESD条件下能够有效的触发衬底触发的SCR器件104，从而起到保护集成电路的目的，而由于PMOS管的开启电阻值很大，因此电容最小可以做到5fF，相对于传统电pF级的电容，触发电路的版图面积减小很多。
[0030]如图5所示，为本例触发电路在正常工作条件下的模拟仿真图，X轴表示时间，Y轴表示电压。本仿真采用上升时间为1ms，脉冲时间为22ms的电压源模拟正常工作电压，从图中可以看出，电位点307的电位接近于零，保证了第一 PMOS管301和第三PM0S308的开启，两者的开启电阻和电容302组成的RC电路的时间常数在5?15ns，远小于工作电压的Ims的上升时间，所以当VDD电源线101端外加正常工作电压时，电位点307的电压完全与VDD电源线101等电位，第二 PMOS管303的栅源电压Vgs为0V，第二 PMOS管303处于关断状态，因此电位点307的电位几乎与VDD电源线102相同，保证了衬底触发的SCR器件104处于关断状态，不会影响集成电路的工作。
[0031]实施例3:
[0032]如图6所示，在实施例1或2的基础上，所述电阻305采用两个或多个串联的电阻305代替，以驱动两个或多个串联的衬底触发的SCR器件104，从而增加ESD条件下的维持电压，防止发生栓锁效应。
[0033]实施例4:
[0034]如图7所示，在实施例1或2的基础上，所述RC触发电路103还可增加由第四PMOS管504和第二 NMOS管508构成的反相器，但所述衬底触发的SCR器件104应采用N+触发的衬底触发SCR器件；此时，第二 PMOS管303的漏极和电阻305的连接点307不直接连接N+触发的衬底触发SCR器件的N+触发区，而是连接第四PMOS管504和第二 NMOS管508的栅极，第四PMOS管504的源极接VDD电源线101，第二 NMOS管508的源极接VSS电源线102，第四PMOS管504和第二 NMOS管508的漏极的互连点511接N+触发的衬底触发SCR器件的N+触发区。
[0035]本例与实施例2的工作原理相同，不同之处在于设置了由第四PMOS管504和第二NMOS管508构成的反相器，使得电位点511在ESD工作条件下输出低电位，以驱动N+触发的SCR器件。
【权利要求】
1.一种集成电路用RC触发式ESD保护电路，包括:RC触发电路(103)和衬底触发的SCR器件(104 );触发电路(103 )包括一个电阻(305 )、一个电容(302 )、两个PMOS管(301和303)、一个NMOS管(304);第一 PMOS管(301)的源极接VDD电源线(101 )，其漏极通过电容(302 )接VSS电源线(102 )，其栅极接第二 PMOS管(303 )的漏极和NMOS管(304)的栅极；第一PMOS管(301)的漏极和电容(302)的连接点(306)接第二 PMOS管(303)的栅极和NMOS管(304)的漏极；第二 PMOS管(303)的源极接VDD电源线(101)，NMOS管(304)的源极接VSS电源线(102);第二 PMOS管(303)的漏极通过电阻(305)接VSS电源线(102)，第二 PMOS管(303)的漏极和电阻(305)的连接点(307)接衬底触发的SCR器件(104)的P+触发区；衬底触发的SCR器件(104)的高电位P+区接VDD电源线(101)，衬底触发的SCR器件(104)的低电位N+区接VSS电源线(102)。
2.根据权利要求1所述的集成电路用RC触发式ESD保护电路，其特征在于，所述RC触发电路(103)还具有第三PMOS管(308)，其中第一 PMOS管(301)的漏极不直接连接电容(302)，第一 PMOS管(301)的漏极接第三PMOS管(308)的源极，第三PMOS管(308)的漏极通过电容(302)接VSS电源线(102)，第一 PMOS管(301)和第三PMOS管(308)的栅极互连并接第二 PMOS管(303)的漏极和NMOS管(304)的栅极。
3.根据权利要求1或2所述的集成电路用RC触发式ESD保护电路，其特征在于，所述电阻(305)采用两个或多个串联的电阻(305)代替。
4.根据权利要求1或2所述的集成电路用RC触发式ESD保护电路，其特征在于，所述RC触发电路(103)还具有由第四PMOS管(504)和第二 NMOS管(508)构成的反相器，但所述衬底触发的SCR器件(104)应采用N+触发的衬底触发SCR器件；此时，第二 PMOS管(303)的漏极和电阻(305)的连接点(307)不直接连接N+触发的衬底触发SCR器件的N+触发区，而是连接第四PMOS管(504)和第二 NMOS管(508)的栅极，第四PMOS管(504)的源极接VDD电源线(101)，第二 NMOS管(508)的源极接VSS电源线(102)，第四PMOS管(504)和第二NMOS管(508)的漏极的互连点(511)接N+触发的衬底触发SCR器件的N+触发区。
【文档编号】H01L27/02GK103915436SQ201410127350
【公开日】2014年7月9日 申请日期:2014年3月31日 优先权日:2014年3月31日
【发明者】乔明, 马金荣, 齐钊, 石先龙, 曲黎明, 张波 申请人:电子科技大学