半导体器件的制作方法

半导体器件的制作方法
【专利摘要】本实用新型提供一种半导体器件。包含结型场效应晶体管，所述结型场效应晶体管包括：(a)成为电流通路的第1导电型的沟道区域；以及(b)与所述第1导电型相反的第2导电型的一对栅极区域，所述一对栅极区域形成为夹持所述沟道区域，所述半导体器件的特征在于，所述一对栅极区域的每一个具有：(b1)低浓度栅极区域；以及(b2)杂质浓度比所述低浓度栅极区域高的高浓度栅极区域，所述高浓度栅极区域内包于所述低浓度栅极区域。本实用新型能够实现结型FET的性能的提高。
【专利说明】半导体器件

【技术领域】
[0001]本实用新型涉及半导体器件及其制造技术，例如涉及应用于包含结型场效应晶体管(结型FET(Junct1n Field Effect Transistor))的半导体器件及其制造技术而有效的技术。

【背景技术】
[0002]在日本特开2010-147405号公报(专利文献I)中，记载了在常关型的结型FET中，能够兼顾耐压的提高和导通电阻的降低的技术。具体而言，记载了如下技术:在使用碳化硅作为衬底材料的结型FET中，在栅极区域与沟道形成区域之间的pn结附近导入如下杂质，所述杂质与导入栅极区域的杂质为相反导电型，而与导入沟道形成区域的杂质为相同导电型。
[0003]在先技术文献
[0004]专利文献
[0005]专利文献1:日本特开2010-147405号公报实用新型内容
[0006]实用新型要解决的问题
[0007]例如，从谋求结型FET的性能提高的观点来看，期望降低导通电阻，但在现有的结型FET中，从降低导通电阻的观点来看，存在改善的余地。
[0008]从本说明书的描述和附图可以清楚地看出本实用新型的其它问题和新颖特征。
[0009]解决问题的手段
[0010]在一实施方式中的半导体器件中，结型场效应晶体管的栅极区域具有低浓度栅极区域和杂质浓度比低浓度栅极区域高的高浓度栅极区域，且高浓度栅极区域内包于低浓度栅极区域中。
[0011]另外，一实施方式中的半导体器件的制造方法包括在一对槽的底部之下形成一对栅极区域的工序，该工序具有:在一对槽的每一个的底部之下形成低浓度栅极区域的工序；以及在一对槽的每一个的底部之下的区域且比低浓度栅极区域的形成区域窄的区域形成高浓度栅极区域的工序。
[0012]实用新型的效果
[0013]根据一实施方式，能够实现结型FET的性能提高。

【专利附图】

【附图说明】
[0014]图1是表示相关技术中的结型FET的示意性器件结构的剖视图。
[0015]图2是表示实施方式I中的结型FET的结构的剖视图。
[0016]图3是放大地表示实施方式I中的结型FET的示意图。
[0017]图4是表示实施方式I中的结型FET的截止状态的图。
[0018]图5是表示实现截止特性的提高的结型FET的截止状态的图。
[0019]图6是表示实施方式I中的半导体器件的制造工序的剖视图。
[0020]图7是表示接着图6的半导体器件的制造工序的剖视图。
[0021]图8是表示接着图7的半导体器件的制造工序的剖视图。
[0022]图9是表示接着图8的半导体器件的制造工序的剖视图。
[0023]图10是表示接着图9的半导体器件的制造工序的剖视图。
[0024]图11是表示接着图10的半导体器件的制造工序的剖视图。
[0025]图12是表示接着图11的半导体器件的制造工序的剖视图。
[0026]图13是表示接着图12的半导体器件的制造工序的剖视图。
[0027]图14是表示接着图13的半导体器件的制造工序的剖视图。
[0028]图15是表示接着图14的半导体器件的制造工序的剖视图。
[0029]图16是表示接着图15的半导体器件的制造工序的剖视图。
[0030]图17是表示接着图16的半导体器件的制造工序的剖视图。
[0031]图18是表示实施方式2中的半导体器件的制造工序的剖视图。
[0032]图19是表示接着图18的半导体器件的制造工序的剖视图。
[0033]图20是表示实施方式3中的半导体器件的制造工序的剖视图。
[0034]图21是表示接着图20的半导体器件的制造工序的剖视图。
[0035]图22是表示实施方式4中的半导体器件的制造工序的剖视图。
[0036]图23是表示接着图22的半导体器件的制造工序的剖视图。
[0037]附图标记的i兑明
[0038]IS半导体衬底
[0039]CH沟道区域
[0040]CNR反向掺杂区域
[0041]DE漏电极
[0042]DIT 槽
[0043]DPL耗尽层
[0044]EPI外延层
[0045]GPE栅极引出电极
[0046]GPR栅极引出区域
[0047]GR栅极区域
[0048]GUR保护环
[0049]HGPR高浓度栅极引出区域
[0050]HGR高浓度栅极区域
[0051]HMl硬掩模膜
[0052]HM2硬掩模膜
[0053]HM3硬掩模膜
[0054]HM4硬掩模膜
[0055]HM5硬掩模膜
[0056]IFl绝缘膜
[0057]IF2绝缘膜
[0058]IL层间绝缘膜
[0059]LGPR低浓度栅极引出区域
[0060]LGR低浓度栅极区域
[0061]OS偏移隔离层
[0062]PAS表面保护膜
[0063]SE源电极
[0064]SL硅化物层
[0065]SR源极区域
[0066]Sff侧壁隔离层
[0067]WL 阱

【具体实施方式】
[0068]在以下实施方式中，为了方便起见，在需要时，分割为多个部分或实施方式来进行说明，除了特别明示的情况，这些内容并不是无关的，而是一方为另一方的一部分或全部变形例、详细说明、补充说明等关系。
[0069]另外，在以下实施方式中，在提及元件的数量等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况以及原理上明显限定于特定数量的情况等，并不限定于该特定的数量，也可以是特定的数量以上或以下。
[0070]并且，不言而喻的是，在以下实施方式中，除了特别明示的情况以及一般认为原理上明显必要的情况等，其结构要素(也包含元件、步骤等)不是必要的。
[0071]同样地，在以下实施方式中，在提及结构要素等的形状、位置关系等时，除了特别明示的情况以及一般认为原理上明显并非如此的情况等，包含实际上近似或类似于该形状等情况。上述数值以及范围也同样如此。
[0072]另外，在用于说明实施方式的全部附图中，相同的部件原则上标注相同的附图标记，并省略其重复的说明。此外，为了容易理解附图，有时即使是俯视图也附加剖面线。
[0073](实施方式I)
[0074]〈相关技术的说明〉
[0075]在作为功率半导体元件的一种的功率MOSFET的领域中，使用了硅衬底(Si衬底)的Si功率MOSFET为主流。但是，使用了碳化硅衬底(SiC衬底)的SiC功率MOSFET与Si功率MOSFET相比，具有能够高耐压化和低损耗化的优点。其原因在于:由于碳化硅与硅相比带隙较大，绝缘破坏耐压变大，结果，即使外延层(漂移层)变薄，也能够确保耐压。也就是说，SiC功率MOSFET具有如下优点:即使外延层变薄也能够确保绝缘破坏耐压，并且由于外延层变薄，能够降低SiC功率MOSFET的导通电阻。因此，例如，在省电或环保型的变换器(inverter)技术的领域中，SiC功率MOSFET引人关注。
[0076]但是，已知的是，在SiC功率MOSFET中，由于难以形成良好的栅极绝缘膜，从提高可靠性的观点来看存在改善的余地。因此，作为SiC功率M0SFET，不使用栅极绝缘膜的结型FET引人关注。以下，将说明该结型FET的一结构例。
[0077]图1是表示相关技术中的结型FET的示意性器件结构的剖视图。在图1中，相关技术中的结型FET例如具有向碳化娃导入氮(N)所代表的η型杂质而成的外延层EPI,在该外延层EPI的表面上形成有源极区域SR。该源极区域SR也由向碳化硅导入氮而成的η型半导体区域形成。而且，源极区域SR的下层成为沟道区域CH，且在夹持源极区域SR的外延层EPI的表面上形成有一对槽DIT。并且，在一对槽DIT的每一个的底面下形成有栅极区域GR。因此，在相关技术中的结型FET中，以夹持沟道区域CH的方式形成有一对栅极区域GR0
[0078]该栅极区域GR由杂质浓度低的低浓度栅极区域LGR和杂质浓度比该低浓度栅极区域LGR高的高浓度栅极区域HGR形成，在低浓度栅极区域LGR上配置有高浓度栅极区域HGR0而且，在相关技术中的结型FET中，低浓度栅极区域LGR与高浓度栅极区域HGR这两个区域与沟道区域CH直接接触。
[0079]低浓度栅极区域LGR由向碳化硅导入了铝(Al)所代表的P型杂质而成的P型半导体区域形成，高浓度栅极区域HGR也由向碳化硅导入了 P型杂质而成的P型半导体区域形成。在这里，高浓度栅极区域HGR例如为了在与形成于栅极区域GR的表面上的硅化物层(未图示)之间得到良好的欧姆接触而形成。
[0080]相关技术中的结型FET按上述方式构成，以下将简单地说明其工作。在图1中，在使结型FET导通工作时，源极区域SR与栅极区域GR之间的电位差成为0V。该情况下，由于从形成于沟道区域CH与栅极区域GR的边界区域的pn结开始的耗尽层DPL的延伸较小，沟道区域CH的大部分区域不耗尽。由此，当在夹持沟道区域CH的源极区域SR和漏极区域(外延层EPI)之间施加使漏极区域的电位变高的电位差时，电流从漏极区域经过未耗尽的沟道区域CH而流向源极区域SR。由此，结型FET导通工作。
[0081]另一方面，在图1中，在使结型FET截止工作时，源极区域SR与栅极区域GR之间的电位差成为负。即，向栅极区域GR施加相对于源极区域SR较低的电压。该情况下，在形成于沟道区域CH与栅极区域GR的边界区域的pn结上施加了反向偏压。结果，由于从形成于沟道区域CH与栅极区域GR的边界区域的pn结开始的耗尽层DPL的延伸变大，从夹持沟道区域CH的一对栅极区域GR的每一个延伸的耗尽层DPL相连，沟道区域CH整体耗尽。由于耗尽的沟道区域CH作为绝缘区域起作用，即使在漏极区域与源极区域SR之间产生电位差，由于耗尽的沟道区域CH，电流不流动。由此，结型FET截止工作。从以上说明可知，在结型FET中，通过控制施加于栅极区域GR的电位而调整在沟道区域CH中延伸的耗尽层DPL，能够使其导通/截止工作。
[0082]在这里，本实用新型人在研究后，由于在上述相关技术中的结型FET中，从降低导通电阻的观点来看明显存在改善余地，所以在以下说明相关技术中存在的改善余地。
[0083]〈相关技术中存在的改善余地〉
[0084]在图1中，在相关技术中的结型FET中，不仅是低浓度栅极区域LGR，高浓度栅极区域HGR也形成为与沟道区域CH直接接触。该情况下，在结型FET的导通状态下，在与高浓度栅极区域HGR接触的沟道区域CH中，耗尽层DPL也在沟道区域CH侧延伸。
[0085]以下说明其理由。例如,在pn结中，P型半导体区域与η型半导体区域接触。ρ型半导体区域是将空穴作为多数载流子的半导体区域，η型半导体区域是将电子作为多数载流子的半导体区域。因此，在P型半导体区域与η型半导体区域接触的pn结中，例如，当着眼于空穴时，在P型半导体区域中存在多数空穴，与之相对，由于在η型半导体区域中空穴为少数载流子，所以只存在少数空穴。这意味着P型半导体区域的空穴浓度与η型半导体区域的空穴浓度显著不同，由该P型半导体区域的空穴浓度与η型半导体区域的空穴浓度的浓度差引起在pn结中空穴电流(扩散电流)从P型半导体区域朝向η型半导体区域流动。然后，流入η型半导体区域的空穴与作为η型半导体区域内的多数载流子的电子对湮没，从而在η型半导体区域中形成基本上不存在载流子的耗尽层DPL。在形成于该η型半导体区域的耗尽层DPL中，作为多数载流子的电子由于与从ρ型半导体区域流入的空穴对湮没而基本上不存在，另一方面，在由施主引起的正电荷作为固定电荷而留下的状态下存在。因此，在耗尽层DPL中，由于由施主引起的正电荷导致的耗尽层电场，抑制了从ρ型半导体区域注入空穴电流。然后，最终，耗尽层DPL延伸，以使由ρ型半导体区域的空穴浓度与η型半导体区域的空穴浓度的浓度差引起的空穴电流的流入，与由存在于耗尽层DPL的施主引起的正电荷导致的耗尽层电场平衡，从而所述由浓度差引起的空穴电流的流入停止。
[0086]从以上可知，ρ型半导体区域的空穴浓度与η型半导体区域的空穴浓度的浓度差越大，用于阻止空穴电流(扩散电流)流入的耗尽层电场需要越大，这意味着耗尽层延伸。因此，如图1所示，在与高浓度栅极区域HGR接触的沟道区域CH中的耗尽层DPL的宽度比在与低浓度栅极区域LGR接触的沟道区域CH中延伸的耗尽层DPL的宽度大。结果，在图1所示的相关技术中的结型FET中，由于在与高浓度栅极区域HGR接触的沟道区域CH中延伸的耗尽层DPL的宽度变大，沟道区域CH中的与高浓度栅极区域HGR接触的区域附近的电流通路变窄。这意味着结型FET中的导通电阻变大。由此可知，在相关技术中的结型FET中存在如下改善余地:由高浓度栅极区域HGR与沟道区域CH直接接触引起而结型FET的导通电阻变大。
[0087]因此，在本实施方式I中，对上述相关技术存在的改善余地深入研究。具体地说，在本实施方式I中，在降低结型FET的导通电阻的方面深入研究。以下说明研究得到的本实施方式I中的技术思想。
[0088]<实施方式I中的结型FET的结构>
[0089]图2是表示本实施方式I中的结型FET的结构的剖视图。在图2中，本实施方式I中的结型FET例如具有将碳化硅作为主成分的半导体衬底1S，在该半导体衬底IS的主面(上表面)上例如形成有向碳化娃导入氮(N)所代表的η型杂质而成的外延层EPI。S卩，外延层EPI也将碳化硅作为主成分而形成。
[0090]在这里，“主成分”是指构成部件(层)的构成材料中的含有最多的材料成分，例如，“将碳化硅作为主成分的半导体衬底1S”意味着半导体衬底IS的材料含有最多的是碳化硅。同样地，“将碳化硅作为主成分的外延层EPI”意味着外延层EPI的材料含有最多的是碳化硅。在本说明书中使用“主成分”这样的措辞的意图为用于表现例如半导体衬底1S、外延层EPI基本由碳化硅构成，但并不排除包含其他杂质的情况。
[0091]接着，在外延层EPI中形成有由η型半导体区域构成的沟道区域CH。也就是说，沟道区域CH由向碳化硅导入氮(N)等η型杂质(施主)而成的η型半导体区域构成。然后，以夹持沟道区域CH的方式形成有栅极区域GR。该栅极区域GR例如由向碳化硅导入铝所代表的P型杂质(受主)而成的P型半导体区域构成。
[0092]并且，在本实施方式I中，在栅极区域GR与沟道区域CH之间形成有反向掺杂区域CNR,所述反向掺杂区域CNR由向碳化硅导入氮所代表的η型杂质而成的η型半导体区域构成。该反向掺杂区域CNR具有使形成于栅极区域GR与沟道区域CH之间的pn结陡峭的功能，并由杂质浓度比沟道区域CH高的η型半导体区域构成。
[0093]栅极区域GR由低浓度栅极区域LGR和杂质浓度比低浓度栅极区域LGR高的高浓度栅极区域HGR构成，高浓度栅极区域HGR内包于低浓度栅极区域LGR中。因此，在本实施方式I中，高浓度栅极区域HGR不与沟道区域CH直接接触。换句话说可以是，在沟道区域CH与高浓度栅极区域HGR之间存在低浓度栅极区域LGR的一部分。另外，由于高浓度栅极区域HGR内包于低浓度栅极区域LGR，所以高浓度栅极区域HGR的底面形成于比低浓度栅极区域LGR的底面更浅的位置。
[0094]而且，通过在高浓度栅极区域HGR上形成有硅化物层SL，并以与硅化物层SL直接接触的方式形成高浓度栅极区域HGR，从而能够确保栅极区域GR与硅化物层SL的欧姆接触。该硅化物层SL是为了栅极区域GR的低电阻化而设置。
[0095]另一方面，在沟道区域CH上形成有由例如向碳化硅导入氮而成的η型半导体区域构成的源极区域SR，在该源极区域SR的表层上也形成有用于低电阻化的硅化物层SL。这时，为了防止形成于源极区域SR的表层的硅化物层SL与形成于高浓度栅极区域HGR上的硅化物层SL电连接而形成有绝缘膜IFl。
[0096]接着，栅极区域GR的上方由层间绝缘膜IL覆盖，所述层间绝缘膜IL例如由氧化硅膜构成，另一方面，形成有贯通该层间绝缘膜IL的开口部，该开口部到达多个源极区域SR的每一个。而且，以埋入这些多个开口部的每一个开口部的方式形成有例如源电极SE。即，多个源极区域SR通过源电极SE相互连接。该源电极SE例如由势垒导体膜和铝膜构成，所述势垒导体膜由钛膜和氮化钛膜的层叠膜构成，所述铝膜形成于势垒导体膜上。此外，在半导体衬底IS的背面(下表面)上形成有由例如钛膜、镍膜以及金膜构成的漏电极DE。
[0097]在按以上方式构成的结型FET中，通过将沟道区域CH作为电流通路而构成为电流从漏电极DE流向源电极SE，并控制施加于在夹持沟道区域CH的一对栅极区域GR上的电压，从而控制作为电流通路的沟道区域CH的导通/非导通。
[0098]即，在使结型FET导通工作时，源电极SE与栅极区域GR之间的电位差成为0V。该情况下，由于从形成于沟道区域CH与栅极区域GR的边界区域的pn结开始的耗尽层的延伸较小，沟道区域CH的大部分区域不耗尽。由此，当在夹持沟道区域CH的源电极SE和漏电极DE之间施加使漏极区域的电位变高的电位差时，电流从漏极区域经过未耗尽的沟道区域CH而流向源极区域SR。由此，结型FET导通工作。
[0099]另一方面，在使结型FET截止工作时，源电极SE与栅极区域GR之间的电位差成为负。即，向栅极区域GR施加相对于源电极SE较低的电压。该情况下，在形成于源极区域SR与栅极区域GR的边界区域的pn结上施加了反向偏压。结果，由于从形成于沟道区域CH与栅极区域GR的边界区域的pn结开始的耗尽层的延伸变大，从夹持沟道区域CH的一对栅极区域GR的每一个延伸的耗尽层连接，沟道区域CH整体耗尽。由于耗尽的沟道区域CH作为绝缘区域起作用，即使在漏电极DE与源电极SE之间产生电位差，由于耗尽的沟道区域CH，电流不流动。由此，结型FET截止工作。
[0100]接着，如图2所示，在形成有结型FET的结型FET形成区域的外侧形成有栅极引出区域GPR。具体而言，在外延层EPI内形成有缓和电场集中的阱WL，以与该阱WL接触的方式形成有栅极弓I出区域GPR。栅极弓I出区域GPR由低浓度栅极弓I出区域LGPR和高浓度栅极引出区域HGPR构成，高浓度栅极弓I出区域HGPR内包于低浓度栅极弓I出区域LGPR。而且，在高浓度栅极弓I出区域HGPR上形成有硅化物层SL，并以覆盖该硅化物层SL的方式形成有层间绝缘膜IL。在该层间绝缘膜IL上形成有开口部，所述开口部到达形成于高浓度栅极引出区域HGPR的硅化物层SL，并以埋入该开口部的方式形成有栅极引出电极GPE。因此，栅极引出区域GPR与栅极引出电极GPE电连接。
[0101]接着，在栅极弓丨出区域GPR的外侧形成有保护环GUR。具体而言，以覆盖外延层EPI的方式形成有层间绝缘膜IL，在该层间绝缘膜IL上形成有到达外延层EPI的开口部。而且，以埋入该开口部的方式形成有保护环⑶R。并且，以覆盖源电极SE、栅极引出电极GPE以及保护环GUR的方式形成有例如由聚酰亚胺树脂膜构成的表面保护膜PAS。如以上方式构成本实施方式I中的半导体器件。
[0102]<实施方式I中的特征>
[0103]接着，说明本实施方式I中的特征。图3是放大地表示本实施方式I中的结型FET的示意图。在图3中，在形成于外延层EPI上的沟道区域CH上形成有源极区域SR，以夹持该源极区域SR的方式在外延层EPI上形成有一对槽DIT。而且，在一对槽DIT的每一个的底部之下形成有栅极区域GR。该栅极区域GR由低浓度栅极区域LGR和高浓度栅极区域HGR构成。由此，以夹持沟道区域CH的方式形成有一对栅极区域GR，并且在沟道区域CH与栅极区域GR之间形成有反向掺杂区域CNR。如以上方式构成本实施方式I中的结型FET。
[0104]在这里，如图3所示，本实施方式I的第I特征点在于:在栅极区域GR中，高浓度栅极区域HGR内包于低浓度栅极区域LGR。由此，高浓度栅极区域HGR不与沟道区域CH (反向掺杂区域CNR)直接接触。结果，在结型FET的导通状态下，在不与高浓度栅极区域HGR接触的沟道区域CH中，也能够抑制耗尽层DPL向沟道区域CH—侧延伸。其原因在于，栅极区域GR (ρ型半导体区域)的空穴浓度与沟道区域CH (η型半导体区域)的空穴浓度的浓度差越大，用于阻止空穴电流(扩散电流)流入的耗尽层电场需要越大，这意味着耗尽层DPL延伸。也就是说，如果栅极区域GR(ρ型半导体区域)的空穴浓度与沟道区域CH(η型半导体区域)的空穴浓度的浓度差变小，则用于阻止空穴电流(扩散电流)流入的耗尽层电场可以较小，这将抑制耗尽层DPL的延伸。
[0105]关于这一点，例如在图1所示的相关技术中，构成为:高浓度栅极区域HGR不内包于低浓度栅极区域LGR，高浓度栅极区域HGR与沟道区域CH直接接触。该情况下，在与高浓度栅极区域HGR接触的沟道区域CH中的耗尽层DPL的宽度比在与低浓度栅极区域LGR接触的沟道区域CH中延伸的耗尽层DPL的宽度大。结果，在图1所示的相关技术中的结型FET中，由于在与高浓度栅极区域HGR接触的沟道区域CH中延伸的耗尽层DPL的宽度变大，沟道区域CH中的与高浓度栅极区域HGR接触的区域附近的电流通路变窄。这意味着结型FET中的导通电阻变大。由此可知，在相关技术中的结型FET中，由高浓度栅极区域HGR与沟道区域CH直接接触引起而结型FET的导通电阻变大。
[0106]与之相对，在本实施方式I中的结型FET中，构成为:高浓度栅极区域HGR内包于低浓度栅极区域LGR，高浓度栅极区域HGR不与沟道区域CH (反向掺杂区域CNR)直接接触。该情况下，在栅极区域GR与沟道区域CH (反向掺杂区域CNR)的全部边界区域中，低浓度栅极区域LGR与沟道区域CH(反向掺杂区域CNR)接触。换句话说，在本实施方式I中的结型FET中，在栅极区域GR与沟道区域CH (反向掺杂区域CNR)的边界区域中，能够避免高浓度栅极区域HGR与沟道区域CH (反向掺杂区域CNR)接触。因此，根据高浓度栅极区域HGR不与沟道区域CH(反向掺杂区域CNR)直接接触的本实施方式I中的结型FET，与构成为高浓度栅极区域HGR与沟道区域CH直接接触的相关技术相比，栅极区域GR (P型半导体区域)的空穴浓度与沟道区域CH(η型半导体区域)的空穴浓度的浓度差变小。因此，本实施方式I中的结型FET与相关技术中的结型FET相比，用于阻止空穴电流(扩散电流)的流入的耗尽层电场不会变大，结果，抑制了在栅极区域GR与沟道区域CH(反向掺杂区域CNR)的边界区域中耗尽层DPL向沟道区域CH—侧延伸。这样，在图3所示的本实施方式I中的结型FET中，由于抑制了向沟道区域CH—侧延伸的耗尽层DPL的宽度，能够抑制由于耗尽层DPL的延伸而沟道区域CH的电流通路变窄。这意味着:根据本实施方式I中的结型FET，与相关技术中的结型FET相比，能够降低导通电阻。因此，在本实施方式I中，由于高浓度栅极区域HGR内包于低浓度栅极区域LGR，高浓度栅极区域HGR不与沟道区域CH (反向掺杂区域CNR)直接接触这样的第I特征点，能够降低导通电阻，由此，能够实现本实施方式I中的结型FET的性能提高。
[0107]接着，说明本实施方式I中的第2特征点。图4是表示本实施方式I中的结型FET的截止状态的图。在图4中，向栅极区域GR施加相对于源极区域SR较低的电压。该情况下，在形成于沟道区域CH (反向掺杂区域CNR)与栅极区域GR的边界区域的ρη结上施加了反向偏压。结果，由于从形成于沟道区域CH与栅极区域GR的边界区域的ρη结开始的耗尽层DPL的延伸变大，从夹持沟道区域CH的一对栅极区域GR的每一个延伸的耗尽层DPL相连，沟道区域CH整体耗尽。在图4中，对已耗尽的区域(耗尽层DPL)标注了点(dot)。由于该耗尽的沟道区域CH作为绝缘区域起作用，即使在漏极区域与源极区域SR之间产生电位差，由于耗尽的沟道区域CH，电流不流动。由此，实现结型FET的截止状态。
[0108]这时，在源极区域SR与漏极区域之间，已耗尽的沟道区域CH的上下方向(外延层EPI的厚度方向)上的长度越长，结型FET的截止特性越变得良好。即，由于耗尽层DPL的上下方向上的长度越长，越能够降低流经源极区域SR与漏极区域之间的泄漏电流，能够实现截止特性优异的结型FET。因此，在本实施方式I中，深入研究实现与图4所示结型FET相比截止特性更优异的结型FET。
[0109]以下说明该点。图5是表示实现截止特性的提高的结型FET的截止状态的图。在图5中，本实施方式I中的第2特征点在于:在一对槽DIT的每一个的侧面上也形成有低浓度栅极区域LGR。例如，在图5所示结型FET中，向栅极区域GR施加相对于源极区域SR较低的电压而将结型FET设为截止状态。该情况下，在形成于沟道区域CH(反向掺杂区域CNR)与栅极区域GR的边界区域的ρη结上施加了反向偏压。结果，从形成于沟道区域CH与栅极区域GR的边界区域的ρη结开始的耗尽层DPL的延伸变大，因此从夹持沟道区域CH的一对栅极区域GR的每一个延伸的耗尽层DPL相连，沟道区域CH整体耗尽。在图5中，对已耗尽的区域(耗尽层DPL)标注了点。
[0110]并且，在图5所示结型FET中，由于在槽DIT的侧面上也形成有低浓度栅极区域LGR,从形成于该槽DIT的侧面的低浓度栅极区域LGR朝向沟道区域CH (反向掺杂区域CNR)形成耗尽层DPL。因此，在图5所示结型FET中，与图4所示结型FET相比，耗尽层DPL的上下方向上的长度变长。结果，根据图5所示的结型FET，与图4所示的结型FET相比，能够进一步降低流经源极区域SR与漏极区域之间的泄漏电流。也就是说，根据在槽DIT的侧面上也形成低浓度栅极区域LGR这样的本实施方式I中的第2特征点，可得到能够提高结型FET的截止特性这样的显著效果。
[0111]〈实施方式I中的结型FET的制造方法〉
[0112]本实施方式I中的结型FET按上述方式构成，以下一边参照附图一边说明其制造方法。
[0113]首先，如图6所示，准备例如在主面(表面)上形成有外延层EPI的半导体衬底ISo半导体衬底IS由例如将碳化硅作为主成分的材料构成，外延层EPI由例如将氮所代表的η型杂质导入碳化硅而成的η型半导体层构成。
[0114]接着，如图7所示，在外延层EPI的表面上形成源极区域SR。具体而言，在外延层EPI的表面上形成例如由氧化硅膜构成的硬掩模膜ΗΜ1，之后，通过使用光刻技术和蚀刻技术，使硬掩模膜HMl图案化。进行硬掩模膜HMl的图案化从而露出源极形成区域。然后，利用将已经图案化的硬掩模膜HMl设为掩模的离子注入法，形成作为η型半导体区域的源极区域SR。源极区域SR例如利用离子注入法，通过将氮导入外延层EPI的表层部分而形成。
[0115]接着，在除去已图案化的硬掩模膜HMl后，如图8所示，在外延层EPI的表面上形成例如由氧化硅膜构成的硬掩模膜ΗΜ2，之后，通过使用光刻技术和蚀刻技术，使硬掩模膜ΗΜ2图案化。进行硬掩模膜ΗΜ2的图案化从而露出槽形成区域。然后，如图9所示，利用将已经图案化的硬掩模膜ΗΜ2设为掩模的蚀刻技术，在外延层EPI上形成多个槽DIT。这些槽DIT的每一个的深度形成为比源极区域SR的深度更深。S卩，以贯通一体形成的源极区域SR的方式形成多个槽DIT，通过这些多个槽DIT，一体形成的源极区域SR分离为多个源极区域SR。结果，以夹持源极区域SR的方式形成槽DIT。然后，源极区域SR的下层且由一对槽DIT夹着外延层EPI的区域成为沟道区域CH。
[0116]接着，如图10所示，利用将已经图案化的硬掩模膜ΗΜ2设为掩模的离子注入法(例如垂直离子注入法)，在槽DIT的底部之下形成作为η型半导体区域的反向掺杂区域CNR。反向掺杂区域CNR例如通过将氮所代表的η型杂质导入外延层EPI内而形成。这时，反向掺杂区域CNR不仅形成于槽DIT的底部，也形成于槽DIT的侧面。
[0117]之后，如图11所示，以覆盖已经图案化的硬掩模膜ΗΜ2的方式形成例如由氧化硅膜构成的绝缘膜，通过对该绝缘膜实施各向异性蚀刻，在硬掩模膜ΗΜ2和槽DIT的侧面上形成偏移隔离层OS。然后，利用将在侧面形成了偏移隔离层OS的硬掩模膜ΗΜ2设为掩模的离子注入法(例如垂直离子注入法)，形成作为P型半导体区域的低浓度栅极区域LGR和低浓度栅极引出区域LGPR。低浓度栅极区域LGR和低浓度栅极引出区域LGPR例如通过将铝所代表的P型杂质导入外延层EPI内而形成。
[0118]这时，由于在硬掩模膜ΗΜ2的侧面上形成有偏移隔离层OS，低浓度栅极区域LGR的宽度变得比反向掺杂区域CNR的宽度窄。结果，在沟道区域CH与低浓度栅极区域LGR之间夹着反向掺杂区域CNR，由此，能够使形成于低浓度栅极区域LGR与沟道区域CH的边界区域的ρη结的浓度曲线(profile)陡峭。此外，低浓度栅极区域LGR也不仅形成于槽DIT的底部之下，也形成于槽的侧面。
[0119]接着，如图12所示，以覆盖在侧面形成了偏移隔离层OS的硬掩模膜HM2的方式形成例如由氧化硅膜构成的绝缘膜，通过对该绝缘膜实施各向异性蚀刻，在硬掩模膜HM2和槽DIT的侧面上形成侧壁隔离层SW。然后，利用将在侧面形成了偏移隔离层OS和侧壁隔离层SW的硬掩模膜HM2设为掩模的离子注入法(例如垂直离子注入法)，形成作为P型半导体区域的高浓度栅极区域HGR和高浓度栅极弓I出区域HGPR。高浓度栅极区域HGR和高浓度栅极引出区域HGPR例如通过将铝所代表的P型杂质导入外延层EPI内而形成。此外，高浓度栅极区域HGR的杂质浓度比低浓度栅极区域LGR的杂质浓度高。同样地，高浓度栅极引出区域HGPR的杂质浓度比低浓度栅极引出区域LGPR的杂质浓度高。这样，能够形成由低浓度栅极区域LGR和高浓度栅极区域HGR构成的栅极区域GR、由低浓度栅极弓I出区域LGPR和高浓度栅极弓I出区域HGPR构成的栅极弓I出区域GPR。
[0120]在这里，由于在硬掩模膜HM2的侧面上形成有侧壁隔离层SW，所以高浓度栅极区域HGR的宽度比低浓度栅极区域LGR的宽度窄。因此，高浓度栅极区域HGR形成为内包于低浓度栅极区域LGR。由此，在本实施方式I中的结型FET的制造方法中，实现了高浓度栅极区域HGR内包于低浓度栅极区域LGR，高浓度栅极区域HGR不与沟道区域CH (反向掺杂区域CNR)直接接触这样的第I特征点。
[0121]在本实施方式I中的结型FET的制造方法中，在硬掩模膜HM2的侧面上形成侧壁隔离层SW，然后以与侧壁隔离层SW自我匹配的方式形成高浓度栅极区域HGR。因此，根据本实施方式1，能够形成内包于低浓度栅极区域LGR的高浓度栅极区域HGR而无需掩模的匹配精度。因此，能够得到如下优点:无需确保掩模的匹配精度引起的余量，能够实现结型FET的高密度化。
[0122]这样，在本实施方式I中的结型FET的制造方法中，首先，利用将已经图案化的硬掩模膜HM2设为掩模的蚀刻技术，形成与源极区域SR匹配的槽DIT，且利用将该硬掩模膜HM2设为掩模的离子注入法，形成反向掺杂区域CNR。然后，利用在硬掩模膜HM2的侧面上形成了偏移隔离层OS的状态下的离子注入法，形成低浓度栅极区域LGR。并且，利用在形成有偏移隔离层OS的硬掩模膜HM2的侧面上形成了侧壁隔离层SW的状态下的离子注入法，形成高浓度栅极区域HGR。因此，利用基本相同的硬掩模膜HM2，形成槽DIT、反向掺杂区域CNR、低浓度栅极区域LGR以及高浓度栅极区域HGR。因此，能够与源极区域SR自我匹配地形成槽DIT、反向掺杂区域CNR、低浓度栅极区域LGR以及高浓度栅极区域HGR。即，根据本实施方式I中的结型FET的方法，由于不使用分别的掩模来形成槽DIT、反向掺杂区域CNR、低浓度栅极区域LGR以及高浓度栅极区域HGR，无需确保考虑了使用分别的掩模的情况下的匹配偏移的余量，能够高密度地配置相互相邻的结型FET。也就是说，根据本实施方式I中的结型FET的制造方法，能够一边应对结型FET的高密度化一边实现将高浓度栅极区域HGR内包于低浓度栅极区域LGR这样的第I特征点的结构。
[0123]接着，当除去在侧面上形成了偏移隔离层OS和侧壁隔离层SW的硬掩模膜HM2后，如图13所示，在外延层EPI的表面上形成例如由氧化硅膜构成的硬掩模膜HM3。之后，通过使用光刻技术和蚀刻技术，使硬掩模膜HM3图案化。进行硬掩模膜HM3的图案化从而露出阱形成区域。然后，利用将已经图案化的硬掩模膜HM3设为掩模的离子注入法，形成与栅极引出区域GPR接触的阱WL。该阱WL例如由将铝所代表的P型杂质导入碳化硅而成的P型半导体区域构成。
[0124]接着，在除去已图案化的硬掩模膜HM3后，如图14所示，在高浓度栅极区域HGR上形成硅化物层SL，且在高浓度栅极引出区域HGPR上形成硅化物层SL。同样地，在存在于栅极弓I出区域GPR的外侧的保护环形成区域也形成硅化物层SL。并且，在源极区域SR也形成硅化物层SL。具体而言，在外延层EPI的表面上形成例如由氧化硅膜构成的绝缘膜IFl后，通过使用光刻技术和蚀刻技术使绝缘膜IFl图案化。进行绝缘膜IFl的图案化从而露出硅化物层形成区域。即，源极区域SR上、高浓度栅极区域HGR上、高浓度栅极引出区域HGPR上以及保护环形成区域上从绝缘膜IFl露出。之后，例如通过使用溅射法，以覆盖图案化的绝缘膜IFl的方式形成镍(Ni)膜。由此，镍膜与源极区域SR上、高浓度栅极区域HGR上、高浓度栅极弓I出区域HGPR上以及保护环形成区域上直接接触。然后，通过实施用于硅化的退火(热处理)形成硅化物层SL。由此，能够在高浓度栅极区域HGR上形成硅化物层SL，且在高浓度栅极弓I出区域HGPR上形成硅化物层SL。同样地，能够在保护环形成区域上也形成硅化物层SL。并且，能够在源极区域SR也形成硅化物层SL。
[0125]接着，如图15所示，在外延层EPI上形成例如由氧化硅膜构成的层间绝缘膜IL。然后，通过使用光刻技术和蚀刻技术，使层间绝缘膜IL图案化。进行层间绝缘膜IL的图案化从而使源极区域SR开口，且使形成于高浓度栅极弓I出区域HGPR上的硅化物层SL的一部分开口，且使形成于保护环形成区域的硅化物层SL的一部分开口。
[0126]之后，如图16所示，例如通过使用溅射法，以覆盖图案化的层间绝缘膜IL的方式形成由钛膜和氮化钛膜构成的势垒导体膜，并在该势垒导体膜上形成铝膜。然后，通过使用光刻技术和蚀刻技术，使由势垒导体膜和铝膜构成的层叠膜图案化，从而形成与源极区域SR电连接的源电极SE。同样地，形成与栅极引出区域GPR电连接的栅极引出电极GPE，并且形成与形成于保护环形成区域的硅化物层SL电连接的保护环GUR。
[0127]接着，如图17所示，以覆盖源电极SE、栅极引出电极GPE以及保护环GUR的方式形成有例如由聚酰亚胺树脂膜构成的表面保护膜PAS。以此方式，能够制造本实施方式I中的结型FET。
[0128](实施方式2)
[0129]在上述实施方式I中，说明了在硬掩模膜HM2的侧面上形成偏移隔离层OS而形成低浓度栅极区域LGR，并且在偏移隔离层OS的外侧形成侧壁隔离层SW而形成高浓度栅极区域HGR的例子。在本实施方式2中，说明使用各自的硬掩模膜来形成低浓度栅极区域LGR和高浓度栅极区域HGR的例子。
[0130]首先，如图18所示，在形成有槽DIT的外延层EPI上形成硬掩模膜HM4。然后，通过使用光刻技术和蚀刻技术，使硬掩模膜HM4图案化。进行硬掩模膜HM4的图案化从而具有比图10所示的硬掩模膜HM2的开口部窄的开口部。之后，利用将已经图案化的硬掩模膜HM4设为掩模的离子注入法，形成低浓度栅极区域LGR和低浓度栅极弓I出区域LGPR。这时，由于与图10所不硬掩模膜HM2的开口部相比，图18所不的硬掩模膜HM4的开口部更窄,如图18所示，低浓度栅极区域LGR的宽度形成为比反向掺杂区域CNR的宽度窄。
[0131]接着，如图19所示，形成硬掩模膜HM5，并将该硬掩模膜HM5设为掩模膜，该硬掩模膜HM5在比低浓度栅极区域LGR的形成区域窄的区域开口，在一对槽DIT的每一个的底部之下形成高浓度栅极区域HGR和高浓度栅极弓I出区域HGPR。具体而言，通过在形成有槽DIT的外延层EPI上形成硬掩模膜HM5，并使用光刻技术和蚀刻技术，使硬掩模膜HM5图案化。进行硬掩模膜HM5的图案化从而具有比图18所示的硬掩模膜HM4的开口部窄的开口部。之后，利用将已经图案化的硬掩模膜HM5设为掩模的离子注入法，形成高浓度栅极区域HGR和高浓度栅极弓I出区域HGPR。由此，在本实施方式2中的结型FET的制造方法中，也实现了高浓度栅极区域HGR内包于低浓度栅极区域LGR，且高浓度栅极区域HGR不与沟道区域CH(反向掺杂区域CNR)直接接触这样的第I特征点的结构。之后的工序与所述实施方式I相同。以此方式，能够制造本实施方式2中的结型FET。
[0132](实施方式3)
[0133]在本实施方式3中，说明改变离子注入法的注入角度来形成低浓度栅极区域LGR和高浓度栅极区域HGR的例子。
[0134]首先，如图20所示，利用如下垂直离子注入法来形成高浓度栅极区域HGR，所述垂直离子注入法将形成槽DIT时所使用的硬掩模膜HM2按原样使用作为掩模。之后，如图21所示，利用如下倾斜离子注入法来形成低浓度栅极区域LGR，所述倾斜离子注入法将硬掩模膜HM2按原样使用作为掩模。由此，在本实施方式3中的结型FET的制造方法中，也能够实现高浓度栅极区域HGR内包于低浓度栅极区域LGR，且高浓度栅极区域HGR不与沟道区域CH(反向掺杂区域CNR)直接接触这样的第I特征点的结构。之后的工序与所述实施方式I相同。以此方式，能够制造本实施方式3中的结型FET。这里，在本实施方式3中，说明了在利用垂直离子注入法形成高浓度栅极区域HGR后，利用倾斜离子注入法形成低浓度栅极区域LGR的例子，但本实施方式3的技术思想并不限于此，例如也可以构成为在利用倾斜离子注入法形成低浓度栅极区域LGR后，利用垂直离子注入法形成高浓度栅极区域HGR。
[0135]此外，作为本实施方式3中的结型FET的制造方法的与所述实施方式I对比的优点，能够列举如下方面:能够实现第I特征点而不形成偏移隔离层OS、侧壁隔离层SW。同样地，作为本实施方式3中的结型FET的制造方法的与所述实施方式2对比的优点，能够列举如下方面:能够实现第I特征点而不形成多个不同的硬掩模膜。即，根据本实施方式3中的结型FET的制造方法，能够得到以下优点:与所述实施方式1、所述实施方式2相比，能够以简化的工序实现第I特征点和第2特征点的结构。
[0136](实施方式4)
[0137]在本实施方式4中，说明利用堆积了绝缘膜的状态下的离子注入法来形成高浓度栅极区域HGR的例子。
[0138]首先，如图22所示，利用如下离子注入法(例如垂直离子注入法)来形成低浓度栅极区域LGR，所述离子注入法将形成槽DIT时所使用的硬掩模膜HM2按原样使用作为掩模。
[0139]之后，如图23所示，在形成有槽DIT的外延层EPI上形成绝缘膜IF2。然后，通过在形成有该绝缘膜IF2的状态下实施离子注入法(例如垂直离子注入法)来形成高浓度栅极区域HGR。即，形成从硬掩模膜HM2上方到一对槽DIT的每一个的内壁的绝缘膜IF2，之后，在内壁上形成有绝缘膜IF2的一对槽DIT的每一个的底部形成高浓度栅极区域HGR。这时，如图23所示，在槽DIT的侧面附近，绝缘膜IF2的有效膜厚变厚，结果，在该槽DIT的侧面附近的区域不进行离子注入。由此，在本实施方式4中的结型FET的制造方法中，也能够实现高浓度栅极区域HGR内包于低浓度栅极区域LGR，且高浓度栅极区域HGR不与沟道区域CH(反向掺杂区域CNR)直接接触这样的第I特征点的结构。之后的工序与所述实施方式I相同。以此方式，能够制造本实施方式4中的结型FET。
[0140]根据本实施方式4中的结型FET的制造方法，由于能够省略对堆积的绝缘膜IF2实施各向异性蚀刻来形成侧壁隔离层SW的工序，能够得到以下优点:与所述实施方式I相t匕，能够以简化的工序实现第I特征点和第2特征点的结构。
[0141]以上，根据实施方式具体说明了本实用新型人完成的实用新型，但本实用新型不限于上述实施方式，在不超出其主旨的范围内可进行各种变更。
[0142]在上述实施方式中，以将碳化硅作为主成分的结型FET为例举例说明，但在本说明书说明的新颖的技术思想并不限于此，例如也能够广泛应用于将硅作为主成分的结型FET 中。
【权利要求】
1.一种半导体器件，包含结型场效应晶体管，所述结型场效应晶体管包括:(a)成为电流通路的第I导电型的沟道区域；以及(b)与所述第I导电型相反的第2导电型的一对栅极区域，所述一对栅极区域形成为夹持所述沟道区域，所述半导体器件的特征在于，所述一对栅极区域的每一个具有:(bl)低浓度栅极区域；以及(b2)杂质浓度比所述低浓度栅极区域高的高浓度栅极区域，所述高浓度栅极区域内包于所述低浓度栅极区域。
2.根据权利要求1所述的半导体器件，其特征在于，所述高浓度栅极区域不与所述沟道区域接触。
3.根据权利要求1所述的半导体器件，其特征在于，在所述沟道区域与所述高浓度栅极区域之间存在所述低浓度栅极区域的一部分。
4.根据权利要求1所述的半导体器件，其特征在于，所述高浓度栅极区域的底面形成于比所述低浓度栅极区域的底面浅的位置。
5.根据权利要求1所述的半导体器件，其特征在于，在所述高浓度栅极区域上形成有硅化物层。
6.根据权利要求1所述的半导体器件，其特征在于，所述沟道区域由通过向碳化硅导入第I导电型杂质而形成的半导体区域形成， 所述一对栅极区域的每一个由通过向碳化硅导入第2导电型杂质而形成的半导体区域形成。
7.根据权利要求1所述的半导体器件，其特征在于，在所述低浓度栅极区域与所述沟道区域之间形成有第I导电型的反向掺杂区域。
8.根据权利要求1所述的半导体器件，其特征在于，所述结型场效应晶体管具有:半导体衬底；外延层，形成在所述半导体衬底上；源极区域，形成在所述外延层的表面上；所述沟道区域，形成在所述源极区域的下层；一对槽，以夹持所述源极区域的方式形成在所述外延层上；以及所述一对栅极区域，形成在所述一对槽的底部之下。
9.根据权利要求8所述的半导体器件，其特征在于，在所述一对槽的每一个的侧面上也形成有所述低浓度栅极区域。
【文档编号】H01L29/808GK204155938SQ201420479858
【公开日】2015年2月11日 申请日期:2014年8月22日 优先权日:2014年1月24日
【发明者】新井耕一 申请人:瑞萨电子株式会社