场效应晶体管及其制造方法和半导体装置的制作方法

专利名称：场效应晶体管及其制造方法和半导体装置的制作方法
技术领域：
本发明涉及一种场效应晶体管及其制造方法和半导体装置，并且
更具体而言，涉及一种利用p型半导体层作为栅极的p-n结栅极场效应 晶体管。
背景技术：
利用p型半导体层作为栅极的结型场效应晶体管(J-FET)与具有 肖特基栅电极的GaAs场效应晶体管相比，具有更高的栅极正向导通电 压。因而，J-FET具有如下特征能够更高地正向偏置栅极电压，并且 具有高的最大漏极电流(Imax)。尤其是，利用选择性再生长技术使p 型半导体层仅形成在栅电极正下方的J-FET与具有通过热扩散法形成 的p-n结栅极的J-FET相比，具有更好的晶片内阈值电压均匀性，并且 被认为是有前途的器件结构(例如，参考日本未审专利公布 No.2007-27594和No.2000-323495)。
日本未审专利公布No.2007-27594公开了一种具有在半绝缘的 GaAs衬底上制备的选择性再生长p-n结栅极的J-FET的示例(现有技 术1)。图23示出根据现有技术1的J-FET81的横截面图。
参考图23， J-FET 81由多层半导体层组成，其中缓冲层2、掺杂 Si的n型AlGaAs电子供给层3、未掺杂的AlGaAs间隔物层4、未掺 杂的InGaAs沟道层5、未掺杂的AlGaAs间隔物层6、掺杂Si的n型 AlGaAs电子供给层7、未掺杂的AlGaAs层8、未掺杂的GaAs层9、 未掺杂的InGaP停止层10、未掺杂的GaAs栅极掩埋层11、掺杂Si的 n型AlGaAs停止层12和掺杂Si的n型GaAs帽层13顺序层压在半绝 缘的GaAs衬底1上。在掺杂Si的n型AlGaAs停止层12和掺杂Si的n型GaAs帽层 13中制作第一凹槽。在第一凹槽中，嵌入具有厚度为400 nm的氧化物 膜30作为栅极绝缘膜。
此外，在未掺杂的InGaP停止层10和未掺杂的GaAs栅极掩埋层 ll中制作第二凹槽。在第二凹槽中，掩埋掺杂C的P+GaAs层18。
在掺杂Si的n型GaAs帽层13上，形成源电极14和漏电极15。 在第二凹槽中掩埋的掺杂C的P+GaAs层18上，形成栅电极19。通过 这种方式，栅电极19位于掺杂C的P+GaAs层18上方并且与掺杂C 的P+GaAs层18接触，由此形成p-n结栅极。
根据现有技术1，通过利用在栅极处具有开口的氧化物膜30作为 掩模，选择性地蚀刻掉未掺杂的InGaP停止层10和未掺杂的GaAs栅 极掩埋层11，来制作第二凹槽。然后，在第二凹槽中，选择性地再生 长以高浓度加入C杂质的GaAs层，由此形成掺杂C的P+GaAs层18。
日本未审专利公布No.2000-323495公开了一种具有通过Zn蒸汽 扩散形成的p-n结栅极的J-FET的示例(现有技术2)。图24示出根 据现有技术2的J-FET 82的横截面图。
参考图24， J-FET 82包括在半绝缘GaAs衬底31的上层中布置的 n沟道区36、在n沟道区36的两端处布置的n+源极区34和n+漏极区 35、在n沟道区36的上层中的中心区域中布置的p+区37、在P+区37 上布置的栅电极38以及分别在n+源极区34和n+漏极区35上布置的 欧姆接触的源电极39和漏电极40。此外，在除了栅电极38、源电极 39和漏电极40之外的整个衬底上布置保护膜。该保护膜形成为两层层 压结构，该层压结构由沉积为第一保护膜的具有的厚度为20 nm的氮 化物膜32和沉积为第二保护膜的具有的厚度为20 mn的氧化物膜33组成。
根据现有技术2，在栅极形成区域上方，蚀刻由氮化物膜32和氧 化物膜33组成的保护膜，以形成开口，并且通过利用该保护膜作为掩 模，通过该开口，将Zn离子注入到栅极形成区域中。然后，通过执行 热处理使Zn杂质扩散，由此形成p+区37。
日本未审专利公布No.2007-27594进一步公开了具有氮化物膜作 为栅极绝缘膜的选择性再生长p-n结栅极的J-FET的示例(现有技术 3)。图25示出根据现有技术3的J-FET83的横截面图。参考图25， 在第一凹槽中，嵌入厚度为400nm的氮化物膜43，作为栅极绝缘膜。
随着半导体集成电路功能上变得越来越复杂，普遍都已经知道了 其中J-FET为具有肖特基栅极FET的单片电路的半导体装置。图26是 示出根据现有技术的半导体装置91的横截面图，其中具有氧化物膜30 作为栅极绝缘膜的J-FET 84，像根据现有技术1的J-FET 81 —样，形 成在与肖特基FET84b相同的衬底上。参考图26，在半导体装置91的 第一区域中，形成具有p-n结栅极的J-FET84，其中p-n结栅极是通过 选择性地再生长掺杂C的p+GaAs层18形成的。在通过隔离区域50 与第一区域电隔离的第二区域中，形成具有肖特基栅电极47的肖特基 栅极FET84b。
在图26中示出的半导体装置91中，未掺杂的AlGaAs层45布置 在未掺杂的InGaP停止层10和未掺杂的GaAs栅极掩埋层11之间。在 肖特基栅极FET 84b中，肖特基栅电极47形成在未掺杂的AlGaAs层 45上方并且与未掺杂的AlGaAs层45接触。在J-FET 84中，在未掺杂 的InGaP停止层10、未掺杂的AlGaAs层45和未掺杂的GaAs栅极掩 埋层11中形成第二凹槽，并且在第二凹槽中掩埋掺杂C的p+GaAs层 18。通过这种方式，在半导体装置91中，每个层都被J-FET84和肖特 基栅极FET 84b共用，并且还使用与J-FET 84的氧化物膜相同的氧化物膜30作为肖特基栅极FET 84b的栅极绝缘膜。
然而，在现有技术1中，存在一种担心如果高电压施加在栅极 和漏极之间，就会产生阈值电压的正偏移。这考虑是由下面的原因造 成。
在选择性再生长工艺中，为了再生长具有良好结晶度的掺杂C的 p+GaAs层18，需要400'C或更高的温度，或更可优选45(TC或更高的 温度。氧化物膜30具有以下特征在40(TC或更高的高温下，很容易 从与氧化物膜30接触的未掺杂的GaAs栅极掩埋层11提取Ga (参见 Appl. Phys. Lett.54,pp.2559,1989)。因此，通过与其靠近的掺杂C的p +0&八5层18的侧表面或未掺杂的GaAs栅极掩埋层11的表面提取Ga， 并且形成了大量由Ga空位造成的陷阱。负电荷被捕获到这些陷阱中并 且表面电位上升，并且因此，沟道中的载流子浓度降低。结果，认为 当高电压施加在栅极和漏极之间时，阈值电压被偏移。
另一方面，在现有技术2中，由于具有较低Ga提取的氮化物膜 32用作与GaAs衬底31接触的第一保护膜，并且Zn扩散需要的温度 低于再生长工艺需要的温度(40(TC)，所以基本不会发生Ga的提取。 然而，通过等离子体CVD沉积的氮化物膜具有以下特征在该膜中包 含大量的残留氢。虽然残留的氢与硅结合形成氮化物膜，但是如果施 加高电场就切断了该结合，并且产生由悬挂键造成的陷阱。因此，产 生了由该陷阱造成的阈值电压偏移。
此外，在现有技术2中使用的Zn热扩散法具有的问题是难以控 制扩散深度，并且阈值电压均匀性低。此外，保护膜上面的栅电极突 出部41，使栅极寄生电容42形成在栅极突出部41和半导体之间。由 于在图24示出的现有技术2中栅极突出部41下方的绝缘膜与40 nm 一样薄，所以栅极寄生电容42的电容大。具体地，由于氮化物膜32 与氧化物膜33相比具有更高的介电常数，所以栅极寄生电容42的电容进一步增加了。栅极寄生电容42的电容增加造成以下问题产生元 件高频特性的显著降低，例如功率增益降低。
此外，在现有技术3中，因为以大厚度形成具有大的膜应力的氮 化物膜43，所以在再生长之后当温度降低时产生大的应力，这会造成 晶体缺陷等。因而，存在长期稳定性降低的问题。
如上所述，在现有技术1至3中，难以实现在电压应力之前和之 后具有更小的阈值电压偏移的高稳定性的J-FET。
此外，在根据现有技术的半导体装置91中，肖特基栅极FET84b 在氧化物膜和靠近肖特基栅电极47的半导体之间还具有界面。在该界 面处，如上所述，存在高密度的大量陷阱。因此，当电压应力施加在 其上时，会产生阈值电压偏移。

发明内容
本发明的实施例的第一示例性方面是场效应晶体管，该场效应晶 体管包括在半导体衬底上方形成的第一导电类型的沟道层、由至少一 个半导体层组成并且在第一导电类型的沟道层上方形成的上半导体 层、在上半导体层中制作的凹槽中形成的或在上半导体层上方形成的 第二导电类型的半导体层、在第二导电类型的半导体层上方形成的并 且与第二导电类型的半导体层接触的栅电极以及栅极绝缘膜，该栅极 绝缘膜包括在上半导体层上方形成的并且与上半导体层接触的氮化物 膜和在氮化物膜上方形成的并且具有的厚度比氮化物膜更大的氧化物 膜。在这种结构中，减少了再生长工艺中提取的Ga，并且由此可以降 低栅极绝缘膜和半导体之间的界面处及附近的陷阱的密度。此外，降 低了再生长之后温度降低时产生的应力，并由此可以抑制由于应力而 造成的晶体缺陷的发生。
本发明的实施例的第二示例性方面是一种制造场效应晶体管的方法，其包括在半导体衬底上方形成第一导电类型的沟道层；在第一
导电类型的沟道层上方形成包含Ga的上半导体层；在包含Ga的上半 导体层上方通过形成氮化物膜和氧化物膜来形成栅极绝缘膜；通过利 用栅极绝缘膜作为掩模来选择性地再生长第二导电类型的半导体层； 以及在第二导电类型的半导体层上方形成栅电极。在该方法中，减少 再生长工艺中提取的Ga，并且由此可以减少栅极绝缘膜和半导体之间 的界面处及附近的陷阱密度。此外，通过再生长工艺中的热处理来减 少氮化物膜中残留的氢，并且由此可以减少通过采用高电压偏置而产 生的陷阱密度。
根据本发明的实施例的示例性方面，可以提供一种具有高可靠性 的、在电压应力之前和之后具有较低的阈值电压偏移的场效应晶体管 及其制造方法和半导体装置。


下面，通过结合附图的对特定示例性实施例进行的描述，使上述 和其他示例性方面、优点和特征变得更明显，其中
图l是根据本发明的第一示例性实施例的J-FET51的横截面图2是示出偏置施加之前和之后阈值电压偏移与反向栅极-漏极电 压的关系曲线图3是根据本发明的第一示例性实施例的另一示例的J-FET 52的 横截面图4是根据本发明的第一示例性实施例的又一示例的J-FET 53的 横截面图5是根据本发明的第二示例性实施例的J-FET 54的横截面图； 图6是根据本发明的第三示例性实施例的J-FET55的横截面图； 图7是根据本发明的第四示例性实施例的J-FET 56的横截面图； 图8是根据本发明的第五示例性实施例的J-FET 57的横截面图； 图9是根据本发明的第六示例性实施例的J-FET 58的横截面图； 图10是根据本发明的第七示例性实施例的J-FET 59的横截面图;图11是根据本发明的第八示例性实施例的J-FET60的横截面图； 图12是根据本发明的第九示例性实施例的J-FET61的横截面图； 图13是根据本发明的第十示例性实施例的J-FET 62的横截面图； 图14是根据本发明的第十一示例性实施例的J-FET 63的横截面
图15是根据本发明的第十二示例性实施例的J-FET 64的横截面
图16是根据本发明的第十三示例性实施例的J-FET 65的横截面
图17是根据本发明的第十四示例性实施例的J-FET 66的横截面
图18是根据本发明的第十五示例性实施例的半导体装置71的横 截面图19是根据本发明的第十六示例性实施例的半导体装置72的横 截面图20是根据本发明的第十七示例性实施例的半导体装置73的横 截面图21是根据本发明的第十八示例性实施例的半导体装置74的横 截面图22是根据本发明的第十九示例性实施例的半导体装置75的横 截面图23是根据现有技术1的J-FET 81的横截面图； 图24是根据现有技术2的J-FET 82的横截面图； 图25是根据现有技术3的J-FET83的横截面图；以及 图26是根据现有技术的半导体装置91的横截面图。
具体实施例方式
下面将描述本发明的示例性实施例。下文中提供的解释仅仅说明 本发明的示例性实施例，并且本发明不限于下面描述的示例性实施例。 下面的描述和附图被适当縮短和简化，以使说明更清楚。此外，为了清楚的说明，适当省略了多余的描述。在这些图中，相同的参考标记 表示相同的元件，并适当省略了它们的描述。
下面，参考图5描述根据本发明的示例性实施例的J-FET54的结 构。图5是根据本发明的第二示例性实施例的J-FET 54的横截面图。 虽然根据第一示例性实施例，如图1所示，在氮化物膜16中形成侧面 蚀刻20，但是根据该示例性实施例，如图5所示，没有形成侧面蚀刻 20。其他结构与第一示例性实施例的结构相同，不再重复描述。
参考图5，在该示例性实施例中，与氧化物膜17相比，氮化物膜 16不被侧面蚀刻得更深，并且面向栅电极19的氮化物膜16的图案端 部和面向栅电极19的氧化物膜17的图案端部位于相同的位置上。具 有这种结构的J-FET 54是通过在蚀刻氧化物膜17和氮化物膜16时施 加增强的各向异性的干法蚀刻条件而形成的。根据该示例性实施例， 即使在氮化物膜16中不形成侧面蚀刻20，也能够获得与第一示例性实 施例相同的优点。
下面，参考图6描述根据本发明的示例性实施例的J-FET 55的结 构。图6是根据本发明的第三示例性实施例的J-FET55的横截面图。如图6所示，在该示例性实施例中，形成以高浓度加入Si杂质的 掺杂Si的n型InGaP停止层21，代替根据第一示例性实施例的J-FET 51 的掺杂Si的n型AlGaAs停止层12。其他结构与第一示例性实施例的 结构相同，因此不再重复描述。由于InGaP层与AlGaAs层相比具有对 电子更低的势垒，所以减小从掺杂C的p+GaAs层18到未掺杂的InGaAs 沟道层5的接触电阻。因而，与利用AlGaAs的情况相比，利用InGaP 能够在J-FET 55中获得更低的导通电阻。在这种情况下，还能够获得 与第一示例性实施例相同的优点。
下面，参考图7描述根据本发明的示例性实施例的J-FET56的结 构。图7是根据本发明的第四示例性实施例的J-FET 56的横截面图。
虽然在第一示例性实施例中WSi用于栅电极19,但是栅电极19 的材料不限于此。例如，如图7所示，还可以是使用TiN-Pt-Au作为栅 电极22的J-FET 56。其他结构与第一示例性实施例相同，并且因而不 再重复描述。此外，诸如Ti、 Al或Pt的其他材料也可以用作栅电极 22。在这种情况下，还能够获得与第一示例性实施例相同的优点。
下面，参考 图8描述根据本发明的示例性实施例的J-FET57的结 构。图8是根据本发明的第五示例性实施例的J-FET 57的横截面图。 在该示例性实施例中，组成其中制作第二凹槽的上半导体层的半导体 层的结构与第一示例性实施例的结构不同。其他结构与第一示例性实 滩例的结构相同，并且因而不再描述。
如图8所示，形成未掺杂的InGaP层23 (例如，具有20nm的厚 度)，代替根据第一示例性实施例的J-FET 51的未掺杂的IaGaP停止 层10和未掺杂的GaAs栅极掩埋层11。因而，未掺杂的AlGaAs层8、未掺杂的GaAs层9和未掺杂的InGaP层23组成上半导体层。第二凹 槽制作在未掺杂的InGaP层23中。掺杂C的p+GaAs层18与第二凹 槽侧表面上的未掺杂的InGaP层23接触。通过这种方式，第二凹槽不 限于第一示例性实施例中描述的第二凹槽，第一示例性实施例中的第 二凹槽是通过蚀刻未掺杂的GaAs栅极掩埋层11和未掺杂的InGaP停 止层10制成的。在该示例性实施例中，也能够获得与第一示例性实施 例相同的优点。
下面，参考图9描述根据本发明的示例性实施例的J-FET58的结 构。图9是根据本发明的第六示例性实施例的J-FET 58的横截面图。
在该示例性实施例中，半导体层的结构与第一示例性实施例的结构不 同。其他结构与第一示例性实施例相同，因而不再描述。
如图9所示，在该示例性实施例中，形成未掺杂的GaAs层24(例 如，具有20nm的厚度)，代替根据第一示例性实施例的J-FET51的 未掺杂的GaAs层9、未掺杂的InGaP停止层10和未掺杂的GaAs栅极 掩埋层ll。因而，未掺杂的AlGaAs层8和未掺杂的GaAs层24组成 上半导体层。在未掺杂的GaAs层24中制作第二凹槽。由此，掺杂C 的p+GaAs层18在第二凹槽的侧表面上与未掺杂的GaAs层24接触， 并且在第二凹槽的底表面上与未掺杂的AlGaAs层8接触。在这种情况 下，也能够获得与第一示例性实施例相同的优点。
下面，参考图10描述根据本发明的示例性实施例的J-FET 59的 结构。图10是根据本发明的第七示例性实施例的J-FET59的横截面图。 在该示例性实施例中，上半导体层的结构与第一示例性实施例的上半 导体层的结构不同。其他结构与第一示例性实施例的结构相同，并且 因而不再描述。虽然在第一示例性实施例中的上半导体层中制作第二凹槽，但是
如图10所示，也可以是不具有第二凹槽的J-FET59。在这种情况下， 可以除去未掺杂的InGaP停止层IO和未掺杂的GaAs栅极掩埋层11。 因而，未掺杂的AlGaAs层8和未掺杂的GaAs层9组成上半导体层。 在J-FET59中，掺杂C的p+GaAs层18形成在开口中，该开口制作在 栅极绝缘膜的栅极形成区域中，该栅极绝缘膜是由氮化物膜16和氧化 物膜17构成的。因而，掺杂C的p+GaAs层18布置在上半导体层上方 并且与未掺杂的GaAs层9接触。在这种情况下，也能够获得与第一示 例性实施例相同的优点。
下面，参考图11描述根据本发明的示例性实施例的J-FET 60的 结构。图ll是根据本发明的第八示例性实施例的J-FET 60的横截面图。
虽然借助第一示例性实施例的说明描述了形成p-n结栅极的p+层 是掺杂C的p+GaAs层18的情形，但本发明不限于此。例如，如图ll 所示，其中通过选择性再生长形成掺杂C的p+AlGaAs层25代替掺杂 C的p+GaAs层18的J-FET60也是可以的。其他结构与第一示例性实 施例的结构相同，并且因而不再重复描述。通过这种方式，本发明并 不限于将掺杂C的p+GaAs层18施加到增强模式FET p-n结栅极的情 形，并且利用加入了另一种p型杂质的半导体层，能够获得与第一示 例性实施例相同的优点。
下面，参考图12描述根据本发明的示例性实施例的J-FET 61的 结构。图12是根据本发明的第九示例性实施例的J-FET61的横截面图。 在该示例性实施例中，上半导体层的结构与第一示例性实施例的上半 导体层的结构不同。其他结构与第一示例性实施例的结构相同，并且 因而不再描述。
19如图12所示，在该示例性实施例中，形成未掺杂的AlGaAs层26 (例如，具有lOnm的厚度)，代替根据第一示例性实施例的J-FET51 的未掺杂的AlGaAs层8和未掺杂的GaAs层9。因而，未掺杂的AlGaAs 层26、未掺杂的InGaP停止层10和未掺杂的GaAs栅极掩埋层11组 成上半导体层。在J-FET61中，在未掺杂的AlGaAs层26上方形成选 择性再生长p-n结栅极。因此，掺杂C的p+GaAs层18在第二凹槽的 底表面上与未掺杂的AlGaAs层26接触。在这种情况下，也能获得与 第 一示例性实施例相同的优点。
下面，参考图13描述根据本发明的示例性实施例的J-FET 62的 结构。图13是根据本发明的第十示例性实施例的J-FET 62的横截面图。 在该示例性实施例中，沟道层的结构与第一示例性实施例的沟道层的 结构不同。其他结构与第一示例性实施例的结构相同，并且因而不再描述。
虽然在第一示例性实施例中形成未掺杂的InGaAs沟道层5，但是 本发明不限于此。例如，如图13所示，还可以是具有以高浓度加入了 Si的掺杂Si的n型GaAs沟道层27的J-FET 62。在这种情况下，在J-FET 62中，不形成掺杂Si的n型AlGaAs电子供给层3和7以及未掺杂的 AlGaAs间隔物层4和6。在这种情况下，也能获得与第一示例性实施 例相同的优点。
下面，参考图14描述根据本发明的示例性实施例的J-FET 63的 结构。图14是根据本发明的第十一示例性实施例的J-FET63的横截面 图。
虽然借助第一示例性实施例的说明描述了形成具有厚度为80 nm 的掺杂C的p+GaAs层18并且选择性地再生长到比氮化物膜16和氧化物膜n之间的边界更高的位置的情形，但是本发明并不限于此。例如，
如图14所示，还可以是其中选择性地再生长具有厚度为40nm的掺杂 C的p+GaAs层18的J-FET 63。其他结构与第一示例性实施例的结构 相同，并且因而不再描述。通过这种方式，掺杂C的p+GaAs层18可 以具有等于或大于第二凹槽的深度的厚度。在该示例性实施例中，也 能够获得与第一示例性实施例相同的优点。
下面，参考图15描述根据本发明的示例性实施例的J-FET 64的 结构。图15是根据本发明的第十二示例性实施例的J-FET64的横截面 图。在该示例性实施例中，组成其中制作了第二凹槽的上半导体层的 半导体层的结构与第一示例性实施例的结构不同。其他结构与第一示 例性实施例的结构相同，并且因而不再重复描述。
如图15所示，在该示例性实施例中，形成未掺杂的AlGaAs停止 层44，代替根据第一示例性实施例的J-FET 51的未掺杂的InGaP停止 层10。因而，未掺杂的AlGaAs层8、未掺杂的GaAs层9、未掺杂的 AlGaAs停止层44和未掺杂的GaAs栅极掩埋层11组成上半导体层。 在未掺杂的GaAs栅极掩埋层11和未掺杂的AlGaAs停止层44中制作 第二凹槽。因此，掺杂C的p+GaAs层18在第二凹槽的侧表面上与未 掺杂的AlGaAs停止层44和未掺杂的GaAs栅极掩埋层11接触。在这 种情况下，也能够获得与第一示例性实施例相同的优点。
下面，参考图16描述根据本发明的示例性实施例的J-FET 65的 结构。图16是根据本发明的第十三示例性实施例的J-FET65的横截面 图。
如图16所示，在该示例性实施例中，在未掺杂的GaAs栅极掩埋 层11上形成未掺杂的InGaP层23。第二凹槽制作在未掺杂的InGaP层23、未掺杂的GaAs栅极掩埋层11和未掺杂的InGaP停止层10中。因 而，在第二凹槽的侧表面上，掺杂C的p+GaAs层18与未掺杂的InGaP 停止层10、未掺杂的GaAs栅极掩埋层11和未掺杂的InGaP层23接 触。在这种情况下，可以除去未掺杂的InGaP层23和掺杂Si的n型 GaAs帽层13之间的掺杂Si的n型AlGaAs停止层12。因此，第一凹 槽制作在掺杂Si的n型GaAs帽层13中。其他结构与第一示例性实施 例的结构相同，并且因此不再描述。在这种情况下，也能够获得与第 一示例性实施例相同的优点。
下面，参考图17描述根据本发明的示例性实施例的J-FET 66的 结构。图17是根据本发明的第十四示例性实施例的J-FET66的横截面 图。在该示例性实施例中，组成其中制作了第二凹槽的上半导体层的 半导体层的结构与第十三示例性实施例的结构不同，并且其他结构与 第十三示例性实施例的结构相同，并且因而不再重复描述。
如图17所示，在该示例性实施例中，形成未掺杂的AlGaAs层45， 代替根据第十三示例性实施例的J-FET 65的未掺杂的GaAs栅极掩埋 层ll。第二凹槽制作在未掺杂的InGaP层23、未掺杂的AlGaAs层45 和未掺杂的InGaP停止层10中。因而，掺杂C的p+GaAs层18在第 二凹槽的侧表面上与未掺杂的InGaP停止层10、未掺杂的AlGaAs层 45和未掺杂的InGaP层23接触。在这种情况下，也能够获得与第一示 例性实施例相同的优点。
下面，参考图18描述根据本发明的示例性实施例的半导体装置 71的结构。图18是根据本发明的第十五示例性实施例的半导体装置 71的横截面图。在该示例性实施例中，本发明的示例性实施例的栅极 绝缘膜施加到其中多个J-FET形成在一个衬底上的半导体装置。参考图18，在半导体装置71的第一区域和第二区域的每个中形 成J-FET。在半绝缘的GaAs衬底l上，第一区域和第二区域通过隔离 区域50电隔离。在该示例中，根据第十三示例性实施例的J-FET65形 成在半导体装置71的第一区域中。在半导体装置71的第二区域中， 形成第二凹槽的深度不同于J-FET 65的深度的J-FET 65a。
具体地，在J-FET65a中，在未掺杂的InGaP层23中制作第二凹 槽。因而，在J-FET 65a中，掺杂C的p+GaAs层18在第二凹槽的侧 表面上与未掺杂的InGaP层23接触，并且在第二凹槽底表面上与未掺 杂GaAs栅极掩埋层11接触。另一方面，在如上所述的未掺杂的InGaP 层23、未掺杂的GaAs栅极掩埋层11和未掺杂的InGaP停止层10中 制作J-FET 65的第二凹槽。
如上所述，在该示例性实施例的半导体装置中，多个J-FET中的 每个具有选择性再生长p-n结栅极和两层结构的栅极绝缘膜，在两层结 构中，氮化物膜16和氧化物膜17顺序层压在上半导体层的顶部上。 由此可以获得具有与第一示例性实施例相同的优点并且提供电压应力 之前和之后具有较小阈值电压偏移的高可靠性的半导体装置。
下面参考图19描述根据本发明的示例性实施例的半导体装置72 的结构。图19是根据本发明的第十六示例性实施例的半导体装置72 的截面图。在该示例性实施例中，上半导体层的结构与第十五示例性 实施例的结构不同。其他的结构与第十三示例性实施例的结构相同， 并且因而下面不再描述。
如图19所示，在该示例性实施例中，形成未掺杂的AlGaAs层45， 代替根据第十五示例性实施例的半导体装置71的未掺杂GaAs栅极掩 埋层ll。具体地，在半导体装置72的第一区域中形成根据第十四示例 性实施例的J-FET 66。在半导体装置72的第二区域中，形成其中第二
23凹槽的深度不同于J-FET66的深度的J-FET66a。在J-FET 66a中，正 好像根据第十五示例性实施例的半导体装置71的J-FET 65a—样，在 未掺杂的InGaP层23中制作第二凹槽。因而，在J-FET66a中，掺杂 C的p+GaAs层18在第二凹槽的侧表面上与未掺杂的InGaP层23接触， 并且在第二凹槽的底表面上与未掺杂AlGaAs层45接触。在这种情况 下，还可以获得具有与第一示例性实施例相同的优点并且提供在电压 应力之前和之后的具有较小阈值电压偏移的高可靠性的半导体装置。
下面参考图20描述根据本发明的示例性实施例的半导体装置73 的结构。图20是根据本发明的第十七示例性实施例的半导体装置73 的截面图。
参考图20，在该示例性实施例中，在根据第十五示例性实施例的 半导体装置71的未掺杂InGaP层23和掺杂Si的n型帽层13之间进一 步形成未掺杂的GaAs层46和掺杂Si的n型InGaP停止层21。因而， 上半导体层具有其中未掺杂的AlGaAs层8、未掺杂的GaAs层9、未 掺杂的InGaP停止层10、未掺杂的GaAs栅极掩埋层U、未掺杂的InGaP 层23和未掺杂的GaAs层46顺序层压的结构。此外，在上半导体层上 方的掺杂Si的n型GaAs帽层13和掺杂Si的n型InGaP停止层21中 制作第一凹槽。
在半导体装置73的第一区域中，形成其中在未掺杂的GaAs层46、 未掺杂的InGaP层23、未掺杂GaAs栅极掩埋层11和未掺杂的InGaP 停止层IO中制作第二凹槽的J-FET67。在第二区域中，形成其中第二 凹槽仅制作在未掺杂的GaAs层46和未掺杂的InGaP层23中的J-FET 67a。在这种情况下，还可以获得具有与第一示例性实施例相同的优点 并且提供在电压应力之前和之后具有较小阈值电压偏移的高可靠性的 半导体装置。[第十八示例性实施例]
下面参考图21描述根据本发明的示例性实施例的半导体装置74 的结构。图21是根据本发明的第十八示例性实施例的半导体装置74 的截面图。在该示例性实施例中，本发明的示例性实施例的栅极绝缘 膜施加到其中J-FET是具有肖特基栅极FET的单片机的半导体装置。 在该示例性实施例中，栅极绝缘膜的结构与根据图26中所示的现有技 术的半导体装置91的结构不同。其他结构与根据现有技术的半导体装 置91的结构相同，并且因而在下面不再重复描述。
参考图21，在半导体装置74的第一区域中，布置了通过选择性 再生长掺杂C的p+GaAs层18来形成具有p-n结栅极的J-FET 68。正 好如同上述的示例性实施例一样，J-FET 68的栅极绝缘膜具有氮化物 膜16和氧化物膜17顺序层压在上半导体层的顶部上的两层结构。如 同根据现有技术的半导体装置91 一样，上半导体层具有未掺杂的 AlGaAs层8、未掺杂的GaAs层9、未掺杂的InGaP停止层10、未掺 杂的AlGaAs层45和未掺杂的GaAs栅极掩埋层11顺序层压的结构。 在J-FET 68中，在未掺杂的GaAs栅极掩埋层11、未掺杂的AlGaAs 层45和未掺杂的InGaP停止层10中制作第二凹槽，并且在第二凹槽 中掩埋掺杂C的p+GaAs层18。
在通过隔离区域50与第一区域电隔离的第二区域中，形成具有肖 特基栅电极47的肖特基栅极FET 68b。肖特基栅电极47布置成与上半 导体层接触。具体地，在未掺杂的GaAs栅极掩埋层11中制作第二凹 槽，以及肖特基栅电极47在第二凹槽底表面上与未掺杂AlGaAs层45 接触，并且在第二凹槽侧表面上与未掺杂GaAs栅极掩埋层11接触。 在肖特基栅极FET 68b中，使用与J-FET 68中使用的栅极绝缘膜相同 的栅极绝缘膜，其具有其中氮化物膜16和氧化物膜17顺序层压在上 半导体层的顶部上的两层结构。
如上所述，在该示例性实施例的半导体装置中，在与具有选择性再生长p-n结栅极的J-FET 68同一的衬底上进一步形成肖特基栅极 FET 68b，其中栅极绝缘膜具有包括顺序层压在上半导体层的顶部上的 氮化物膜16和氧化物膜17的两层结构。肖特基栅极FET 68b的栅极 绝缘膜也具有与J-FET 68相同的两层结构。由此可以获得具有与第一 示例性实施例相同的优点并且提供在电压应力之前和之后具有较小阈 值电压偏移的高可靠性的半导体装置。
[第十九示例性实施例〗
下面参考图22描述根据本发明的示例性实施例的半导体装置75 的结构。图22是根据本发明的第十九示例性实施例的半导体装置75 的截面图。在该示例性实施例中，上半导体的结构与根据第十八示例 性实施例的半导体装置74的结构不同。其他的结构与根据第十八示例 性实施例的半导体装置74的结构相同，并且因而下面不再描述。
如图22所示，在该示例性实施例中，形成未掺杂的InGaP层23， 代替根据第十八示例性实施例的半导体装置74的未掺杂GaAs栅极掩 埋层ll。因而，上半导体层具有其中未掺杂的AlGaAs层8、未掺杂的 GaAs层9、未掺杂的InGaP停止层10、未掺杂的AlGaAs层45和未掺 杂的InGaP层23顺序层压的结构。
在半导体装置75的第一区域中，形成其中在未掺杂的InGaP层 23、未掺杂的AlGaAs层45和未掺杂的InGaP停止层10中制作第二凹 槽的J-FET 69。在J-FET 69中，在第二凹槽中掩埋掺杂C的p+GaAs 层18。另一方面，在半导体装置75的第二区域中，形成其中在未掺杂 的InGaP层23中制作第二凹槽的肖特基栅极FET 69b。在肖特基栅极 FET 69b中，肖特基栅电极47在第二凹槽的底表面上与未掺杂AlGaAs 层45接触，并且在第二凹槽的侧表面上与未掺杂InGaP层23接触。 在这种情况下，还可以获得具有与第一示例性实施例相同的优点并且 提供在电压应力之前和之后具有较小阈值电压偏移的高可靠性的半导 体装置。可以如本领域普通技术人员期望的那样组合第一至第十九示例性 实施例。此外，尽管前面通过说明的方式描述了利用通过晶格匹配半
绝缘的GaAs衬底1使用外延晶片制备GaAs J-FET的情况，但本发明 不限于此，只要它包括在半导体衬底上方形成的第一导电型的沟道层； 由在第一导电型的沟道层上方形成的至少一个半导体层构成的上半导 体层；在上半导体层中制作的凹槽中形成的或在上半导体层上方形成 的第二导电型半导体层；在第二导电型的半导体层上方布置的并且与 第二导电型的半导体层接触的栅电极；以及包括在上半导体层上方布 置的并且与上半导体层接触的氮化物膜以及在氮化物膜上方布置的并 且具有的厚度比氮化物膜更大的氧化物膜的栅极绝缘膜。例如，利用
具有在表面上露出的包含Ga的半导体层的InP FET或GaN FET可以 获得相同的优点。
尽管根据几个示例性实施例描述了本发明，但是本领域技术人员 将认识到，可以用所附权利要求的精神和范围内的各种修改来实现本 发明，并且本发明不限于上述示例。
此外，权利要求的范围不受上述的示例性实施例限制。
此外，注意到，申请人的意图是，即使在随后的审查期间进行了 修改，也意图包括所有权利要求要素的等效物。
2权利要求
1.一种场效应晶体管，包括第一导电型的沟道层，形成在半导体衬底上方；上半导体层，由至少一个半导体层构成且形成在所述第一导电型的沟道层上方；第二导电型的半导体层，形成在所述上半导体层中制作的凹槽中或形成在所述上半导体层上方；栅电极，布置在所述第二导电型的半导体层上方并且与所述第二导电型的半导体层接触；以及栅极绝缘膜，包括在所述上半导体层上方形成的并且与所述上半导体层接触的氮化物膜以及在所述氮化物膜上方形成的并且具有比所述氮化物膜更大厚度的氧化物膜。
2. 根据权利要求1所述的场效应晶体管，其中 所述氮化物膜的厚度等于或小于100 nm。
3. 根据权利要求l所述的场效应晶体管，其中 所述栅极绝缘膜的厚度等于或大于200 nm。
4. 根据权利要求l所述的场效应晶体管，其中 构成所述上半导体层并且位于所述上半导体层的最上部位置处的半导体层包含Ga。
5. —种半导体装置，包括在一个衬底上形成的根据权利要求1的 多个场效应晶体管，所述半导体装置包括第一场效应晶体管，包括在上半导体层中制作的第一凹槽中形成 的第二导电型的半导体层；以及第二场效应晶体管，包括在所述上半导体层中制作的并且具有与 所述第一凹槽不同深度的第二凹槽中形成的第二导电型的半导体层。
6. —种半导体装置，包括形成为第一场效应晶体管的根据权利要 求1的场效应晶体管，其中在与所述第一场效应晶体管相同的衬底上进一步形成第二场效应 晶体管，所述第二场效应晶体管包括布置成与上半导体层接触的肖特 基栅电极。
7. —种场效应晶体管的制造方法，包括 在半导体衬底上方形成第一导电型的沟道层； 在所述第一导电型的沟道层上方形成包含Ga的上半导体层； 通过在包含Ga的所述上半导体层上方形成氮化物膜和氧化物膜来形成栅极绝缘膜；通过利用所述栅极绝缘膜作为掩模来选择性地再生长第二导电型 的半导体层；以及在所述第二导电型的半导体层上方形成栅电极。
8. 根据权利要求7所述的场效应晶体管的制造方法，其中在40(TC或更高的温度下选择性地再生长所述第二导电型的半导 体层。
9. 根据权利要求7所述的场效应晶体管的制造方法，其中 所述氮化物膜的厚度等于或小于100 nm。
10. 根据权利要求7所述的场效应晶体管的制造方法，其中 所述栅极绝缘膜的厚度等于或大于200 nm。
全文摘要
提供一种场效应晶体管及其制造方法和半导体装置。J-FET包括第一导电型的沟道层，即掺杂Si的n型AlGaAs电子供给层(3和7)、未掺杂的AlGaAs间隔物层(4和6)和未掺杂的InGaAs沟道层(5)，形成在半绝缘GaAs衬底上方；上半导体层，由至少一个半导体层构成且形成在第一导电型的沟道层上方；第二导电型的半导体层，即掺杂C的p⁺GaAs层(18)，形成在上半导体层中制作的凹槽中或上半导体层上方；栅电极，布置在第二导电型的半导体层上方且与第二导电型的半导体层接触；和栅极绝缘膜，包括在上半导体层上方形成的且与上半导体层接触的氮化物膜和在氮化物膜上方形成的且具有的厚度比氮化物膜更大的氧化物膜。
文档编号H01L29/80GK101621079SQ200910139530
公开日2010年1月6日 申请日期2009年7月2日 优先权日2008年7月2日
发明者尾藤康则 申请人:恩益禧电子股份有限公司