SRAM单元的形成方法与流程

本发明涉及半导体技术领域，特别涉及一种SRAM单元的形成方法。

背景技术：

静态随机存储器(Static Random Access Memory，SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。

一个静态随机存储器包括多个静态随机存储器单元(以下简称SRAM单元)，该多个SRAM单元按照阵列排列，一个SRAM单元包括六个晶体管(6-T)。随着集成电路集成度提高，SRAM单元的特征尺寸逐渐减小且所占晶圆面积也越来越小。与平面MOS晶体管的尺寸相比，鳍式场效应晶体管的尺寸更小，也更符合未来集成电路更高集成度的要求。

现有技术中，参照图1，包含六个鳍式场效应晶体管的6T结构SRAM单元包括：

第一传输晶体管PG1和第一下拉晶体管PD1，共用第一鳍部1，第一传输晶体管PG1具有横跨第一鳍部1的第一栅极2；

第一上拉晶体管PU1，具有第二鳍部3，第二鳍部3与第一鳍部1平行，第一上拉晶体管PU1和第一下拉晶体管PD1共用第二栅极4，第二栅极4同时横跨第一鳍部1和第二鳍部3；

第二传输晶体管PG2和第二下拉晶体管PD2，共用第三鳍部5，第二传输晶体管PG2具有横跨第三鳍部5的第三栅极6；

第二上拉晶体管PU2，具有第四鳍部7，第四鳍部7和第三鳍部5平行，第二上拉晶体管PU2和第二下拉晶体管PD2共用第四栅极8，第四栅极8同时横跨第三鳍部5和第四鳍部7。并且，第一鳍部1、第三鳍部5并列排布，第二鳍部3和第四鳍部7位于第一鳍部1和第三鳍部5之间。

在现有SRAM单元中，由于第一鳍部1、第二鳍部3、第三鳍部5和第四鳍 部7相互平行，所有晶体管在工作时的沟道方向相同。其中沟道方向是指沟道中载流子流向，在鳍式场效应晶体管中，沟道方向为鳍部长度方向。基底9的晶面指数为(100)，因此沟道方向均可用晶向族<110>表示。其中，晶体中因对称关系而等同的各组晶向可归并为一个晶向族。

参照图2，曲线A为沟道方向为<100>时的P型鳍式场效应晶体管中载流子迁移率变化曲线，曲线B为沟道方向为<110>时的P型鳍式场效应晶体管中载流子迁移率变化曲线，曲线C为沟道方向为<100>时的N型鳍式场效应晶体管中载流子迁移率变化曲线，曲线D为沟道方向为<110>时的N型鳍式场效应晶体管中载流子迁移率变化曲线。从图中可看出，在同一掺杂浓度N_inv条件下，对P型鳍式场效应晶体管来说，沟道方向为晶向族<110>时的载流子迁移率高于沟道方向为晶向族<100>的载流子迁移率，大约高40％；对N型鳍式场效应晶体管来说，沟道方向为晶向族<100>时的载流子迁移率高于沟道方向为晶向族<110>的载流子迁移率，大约高10％。

对于SRAM单元，在读取操作时，噪声容限β为下拉晶体管中导通电流与传输晶体管中导通电流的比值，导通电流大小可用载流子迁移率来表示，其中噪声容限体现了电路的抗干扰能力。由于传输晶体管和下拉晶体管均为N型鳍式场效应晶体管，因此，结合参照图2，β近似等于1。在写入操作时，噪声容限γ为传输晶体管中导通电流与上拉晶体管中导通电流的比值，由于上拉晶体管为P型鳍式场效应晶体管，因此，结合参照图2，γ小于1。

由此可看出，SRAM单元在写入操作时的噪声容限γ较小，SRAM单元抗干扰能力较小，容易受到外围电路信号干扰，SRAM单元中信号传输不稳定，数据传输效率较低。

为解决上述问题，现有技术提出：保持传输晶体管的沟道方向为晶向族<110>，下拉晶体管和上拉晶体管的沟道方向为晶向族<100>，这样，下拉晶体管导通时的载流子迁移率比沟道方向为晶向族<110>时增大10％，读取操作时的噪声容限β大于等于1.1；同时，上拉晶体管的载流子迁移率比沟道方向为晶向族<110>时减小40％，写入操作时的噪声容限γ大于等于1.4。

但是，在基底9的晶面指数为(100)时，受现有工艺限制，现有技术不 能形成下拉晶体管和上拉晶体管的沟道方向为晶向族<100>的SRAM单元。

技术实现要素：

本发明解决的问题是，在基底的晶面指数为(100)时，受现有工艺限制，现有技术不能形成下拉晶体管和上拉晶体管的沟道方向为晶向族<100>的SRAM单元。

为解决上述问题，本发明提供一种SRAM单元的形成方法，该形成方法包括：

提供基底，所述基底的晶面指数为(110)，所述基底具有彼此相邻的第一区域和第二区域；

在所述第一区域形成第一鳍部、第二鳍部和第三鳍部，所述第二鳍部和第三鳍部在所述第一鳍部长度方向上并列排布；和，

在所述第二区域形成第四鳍部、第五鳍部和第六鳍部，所述第五鳍部和第六鳍部在所述第四鳍部的长度方向上并列排布；

所述第一鳍部、第四鳍部相互平行且长度方向为晶向族<110>，所述第二鳍部、第三鳍部、第五鳍部、第六鳍部的长度方向为晶向族<100>；

形成横跨所述第一鳍部的第一栅极、横跨所述第二鳍部和第三鳍部的第二栅极、横跨所述第四鳍部的第三栅极、横跨所述第五鳍部和第六鳍部的第四栅极；

在所有栅极中，在每个栅极两侧的鳍部中形成源极和漏极；

所述第一栅极和第一鳍部构成第一传输N型鳍式场效应晶体管，所述第二栅极和第二鳍部构成第一下拉N型鳍式场效应晶体管，所述第二栅极和第三鳍部构成第一上拉P型鳍式场效应晶体管；

所述第三栅极和第四鳍部构成第二传输N型鳍式场效应晶体管，所述第四栅极和第五鳍部构成第二下拉N型鳍式场效应晶体管，所述第四栅极和第六鳍部构成第二上拉P型鳍式场效应晶体管。

可选地，在所述基底上形成所述第一栅极、第二栅极、第三栅极、第四栅极的方法包括：

在所述基底、第一鳍部、第二鳍部、第三鳍部、第四鳍部、第五鳍部、第六鳍部上形成栅极材料层，所述栅极材料层的上表面高于所有鳍部上表面；

对所述栅极材料层进行图形化，形成所述第一栅极、第二栅极、第三栅极和第四栅极。

可选地，对所述栅极材料层进行图形化的方法包括：

在所述栅极材料层上形成掩模材料层；

对所述掩模材料层进行第一次图形化，在所述掩模材料层中定义出所述第一栅极、第三栅极的位置；

对所述掩模材料层进行第二次图形化，在所述掩模材料层中定义出所述第二栅极、第四栅极的位置；

以所述第一次图形化、第二次图形化后的掩模材料层为掩模，刻蚀所述栅极材料层至露出基底，形成第一栅极、第二栅极、第三栅极、第四栅极。

可选地，所述掩模材料层为硬掩模层。

可选地，使用光刻工艺对所述硬掩模层进行第一次图形化、第二次图形化。

可选地，所述第一区域指向第二区域的方向平行于所述晶向族<100>。

可选地，关于所述第一区域和第二区域之间界线上的一个定点，所述第一传输N型鳍式场效应晶体管和所述第二传输N型鳍式场效应晶体管旋转对称，所述第一下拉N型鳍式场效应晶体管和第二下拉N型鳍式场效应晶体管旋转对称，所述第一上拉P型鳍式场效应晶体管和第二上拉P型鳍式场效应晶体管旋转对称。

可选地，所述第二鳍部比第三鳍部靠近所述第一鳍部，所述第一鳍部形成有漏极的部分和所述第二鳍部形成有漏极的部分连接在一起；

所述第五鳍部比第六鳍部靠近所述第四鳍部，所述第四鳍部形成有漏极的部分和所述第五鳍部形成有漏极的部分连接在一起。

可选地，在形成所有源极和漏极后，还包括：

在所述基底、所有晶体管上方形成层间介质层，所述基底上的层间介质层部分高于所述第一栅极、第二栅极、第三栅极和第四栅极；

在所述层间介质层中形成第一互连线，所述第一互连线与所述第二鳍部形成有漏极的部分、所述第三鳍部形成有漏极的部分和第四栅极电连接，形成第一存储节点；

在所述层间介质层中形成第二互连线，所述第二互连线与所述第五鳍部形成有漏极的部分、所述第六鳍部形成有漏极的部分和第二栅极电连接，形成第二存储节点；

所述第一、二存储节点构成互补对。

与现有技术相比，本发明的技术方案具有以下优点：

本方案选择基底的晶面指数为(110)。与现有SRAM单元相比，第一、二传输N型鳍式场效应晶体管中沟道方向不变，保持第一、四鳍部的长度方向为晶向族<110>。在(110)晶面中，晶向族<110>和晶向族<100>相互垂直。因此，使第一下拉N型鳍式场效应晶体管的第二鳍部、第一上拉P型鳍式场效应晶体管的第三鳍部、第二下拉N型鳍式场效应晶体管的的第五鳍部、第二上拉P型鳍式场效应晶体管的第六鳍部垂直于第一、四鳍部，第二、三、五、六鳍部的长度方向由现有的晶向族<110>变为晶向族<100>，这样所有上拉、下拉晶体管的沟道方向由现有的晶向族<110>变为晶向族<100>。这可实现SRAM单元具有较佳的读取操作时的噪声容限β、和写入操作时的噪声容限γ，β、γ较大，SRAM单元对外部电路信号的抗干扰能力增强，SRAM单元中信号传输稳定性提升。

由于第一、四鳍部垂直于第二、三、五、六鳍部，与现有技术中将上拉晶体管和下拉晶体管的鳍部在现有工艺基础上转动45度相比，本技术方案中所有鳍部的形成工艺是容易实现的，最终形成的所有鳍部尺寸符合预期。而且，第一、三栅极垂直于第二、四栅极，与现有技术中将上拉晶体管和下拉晶体管的栅极在现有工艺基础上转动45度相比，所有栅极的形成工艺，例如图形化过程是比较容易实现的，最终形成的所有栅极宽度符合预期。例如在栅极形成过程的光刻过程，光刻设备对转动90度后的栅极图形的解析度较高， 分辨率高，最终得到的栅极图形宽度符合预期。

附图说明

图1是现有技术的包含6个鳍式场效应晶体管的SRAM单元的布图结构示意图；

图2是现有MOS晶体管在工作时的载流子迁移率随浓度变化的示意图，其中，

曲线A为沟道方向为<100>时的PMOS晶体管中载流子迁移率变化曲线，

曲线B为沟道方向为<110>时的PMOS晶体管中载流子迁移率变化曲线，

曲线C为沟道方向为<100>时的NMOS晶体管中载流子迁移率变化曲线，

曲线D为沟道方向为<110>时的NMOS晶体管中载流子迁移率变化曲线；

图3是图1所示SRAM单元中，基底的晶胞坐标系；

图4～图16是本发明具体实施例的SRAM单元在制造过程各个阶段的结构示意图，其中，

图5是图4所示基底的晶胞坐标系；

图9是图8沿L₃L₄方向的剖面结构示意图，其中L₃L₄平行于晶向族<100>；

图10是图8沿H₃H₄方向的剖面结构示意图，其中H₃H₄平行于晶向族<110>。

具体实施方式

针对现有技术存在的问题，发明人进行了分析，发现：

参照图3，图3为一个晶胞的坐标系，在(100)晶面E(阴影区域)上，晶向族<110>包括晶向[110]，晶向族<100>包括晶向[100]，[110]与[100]的夹角为45度，[110]顺时针旋转45度可得到[100]。因此，从产品结构来说，使上拉晶体管和下拉晶体管的鳍部在现有工艺基础上转动45度，就可使下拉晶体管和上拉晶体管的沟道方向变为晶向族<100>。相应地，在鳍部长度方向发生改变的前提下，下拉晶体管和上拉晶体管的栅极也要随鳍部转动45度。

但是，在制造上述SRAM单元的过程中，得到的栅极宽度比预期显著减 小。究其原因，在形成栅极的光刻过程中，为了使栅极转动45度，需要使栅极的图形转动45度。但在栅极图形转动45度后，光刻设备对栅极图形的解析度下降，分辨率降低，最终刻蚀工艺后形成的栅极宽度显著减小，其中在同一鳍式场效应晶体管中，栅极宽度平行于鳍部长度方向。因此，受现有光刻工艺的限制，上拉晶体管和下拉晶体管的栅极宽度与预期差别太大，这会造成SRAM单元失效，现有工艺无法得到预期的SRAM单元。

为解决上述问题，本发明提供一种新的SRAM单元的形成方法，以制作得到具有较高噪声容限的SRAM单元。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参照图4，提供基底10，基底10的晶面指数为(110)。基底10具有彼此相邻的第一区域I和第二区域II，第一区域I为形成第一反相器的区域，第二区域II为形成第二反相器的区域。

结合参照图5，图5为基底10内一个晶胞的坐标系，晶胞中的晶面F垂直于Z轴且与X轴和Y轴相交，并且晶面F与X轴和Y轴的截距相同，因此可用晶面指数(110)表示。在形成过程中，通过在基底10生长过程中保持对晶向的精确控制可获得(110)晶面F。在(110)晶面F中，晶向族<110>包括晶向[110]，晶向族<100>包括晶向[001]，晶向[110]与晶向[001]之间的夹角为90度，将晶向[110]转动90度即可得到晶向[001]。

其中，第一区域I指向第二区域II的方向平行于晶向族<100>。

在本实施例中，基底10可以为硅基底，也可以是锗、锗硅、砷化镓基底或绝缘体上硅基底。本领域技术人员可以根据需要选择基底10的类型，因此基底10的类型不应成为限制本发明的保护范围的特征。本实施例中的基底10为硅基底，因为在硅基底上实施本技术方案要比在其他类型基底上实施本技术方案成本低。

参照图6，在第一区域I形成第一鳍部11、第二鳍部12和第三鳍部13，第二鳍部12和第三鳍部13在第一鳍部11的长度方向上并列排布，也就是第二鳍部12平行于第三鳍部13且第一鳍部11垂直于第二鳍部12和第三鳍部 13；和，

在第二区域II形成第四鳍部14、第五鳍部15和第六鳍部，第五鳍部15和第六鳍部16在第四鳍部14的长度方向上并列排布，也就是第五鳍部15平行于第六鳍部16且第四鳍部14垂直于第五鳍部15和第六鳍部16；

其中，第一鳍部11和第四鳍部14相互平行，第一鳍部11和第四鳍部14的长度方向可表示为晶向族<110>。结合参照图5，晶向族<110>垂直于晶向族<100>，因此在第二鳍部12、第三鳍部13、第五鳍部15和第六鳍部16垂直于第一鳍部11和第四鳍部14时，第二鳍部12、第三鳍部13、第五鳍部15和第六鳍部16的长度方向可表示为晶向族<100>。

其中第一鳍部11作为第一传输N型鳍式场效应晶体管的鳍部，第四鳍部14为第二传输N型鳍式场效应晶体管的鳍部，第二鳍部12为第一下拉N型鳍式场效应晶体管的鳍部，第三鳍部13为第一上拉P型鳍式场效应晶体管的鳍部，第五鳍部15为第二下拉N型鳍式场效应晶体管的鳍部，第六鳍部16为第二上拉P型鳍式场效应晶体管的鳍部。参照图6，关于第一区域I和第二区域II之间界线上的一个定点，第一鳍部11与第四鳍部14旋转对称，且第二鳍部12和第五鳍部15旋转对称，且第三鳍部13和第六鳍部16旋转对称，这样可进一步实现第一、二传输N型鳍式场效应晶体管之间旋转对称，且第一、二上拉P型鳍式场效应晶体管之间旋转对称，且第一、二下拉N型鳍式场效应晶体管之间旋转对称。

进一步地，第二鳍部12比第三鳍部13靠近第一鳍部11，第一鳍部11靠近第二鳍部12的一端和第二鳍部12的一端连接在一起，用于实现第一传输N型鳍式场效应晶体管的漏极和第一下拉N型鳍式场效应晶体管的漏极电连接。第五鳍部15比第六鳍部16靠近第四鳍部14，第四鳍部14靠近第五鳍部15的一端和第五鳍部15的一端连接在一起，用于实现第二传输N型鳍式场效应晶体管的漏极和第二下拉N型鳍式场效应晶体管的漏极电连接。

与图1所示现有技术相比，第一鳍部11和第四鳍部14作为传输N型鳍式场效应晶体管的鳍部，其长度方向未发生改变，保持晶向族<110>。相比之下，第二鳍部12和第五鳍部15作为下拉N型鳍式场效应晶体管的鳍部、第 三鳍部13和第六鳍部16作为上拉P型鳍式场效应晶体管的鳍部，相比于图1所示上拉、下拉晶体管的鳍部，其长度方向在平行于基底10的上表面上转动90度，实现了晶向族<110>变为晶向族<100>。

另外，除鳍部长度方向改变外，SRAM单元中各个晶体管的位置可依循图1所示对应的晶体管的位置进行布置。

第二鳍部12、第三鳍部13、第五鳍部15和第六鳍部16的长度方向发生改变，不会影响到所有鳍部的形成工艺。第一鳍部11、第二鳍部12、第三鳍部13、第四鳍部14、第五鳍部15和第六鳍部16的形成方法，可选择自对准双重图案技术(SADP，Self-Aligned Double Patterning Technology)。第一鳍部11、第二鳍部12、第三鳍部13、第四鳍部14、第五鳍部15和第六鳍部16的特征尺寸较小，使用SADP工艺可得到鳍部的精细图案。

图6为一个SRAM单元中，各个鳍部的布图结构示意图，参照图7，图7为包含16个图6所示SRAM单元的一个SRAM矩阵阵列中，所有鳍部的布图结构示意图。方向L平行于晶向族<100>，方向H平行于晶向族<110>，16个SRAM单元组成一个4×4型SRAM阵列。并且，沿L方向相邻的两SRAM单元构成线对称图形，例如，沿L方向相邻的SRAM单元L1和L2，两者关于直线L0对称，沿L方向相邻的SRAM单元L2和L3，两者关于直线L0′对称。沿H方向相邻的SRAM单元构成线对称图形，例如沿H方向相邻的SRAM单元H1和H2，两者关于直线H0对称，沿H方向相邻的SRAM单元H2和H3，两者关于直线H0′对称。

参照图8～图10，在基底10(参照图6)上形成栅极材料层20、位于栅极材料层20上的硬掩模层30。由于第一鳍部11、第二鳍部12、第三鳍部13、第四鳍部14、第五鳍部15和第六鳍部16被栅极材料层20所覆盖，因此皆不可见，故用虚线表示。

栅极材料层20可选择多晶硅层，硬掩模层30可选择氮化硅、含氮氧化硅、或金属硬掩模等硬掩模材料。除硬掩模层外，还可在栅极材料层20上形成其他材料的掩模层，且在同一刻蚀条件下，该掩模层材料相比于下方的栅极材料具有较低刻蚀选择比，栅极材料层20和硬掩模层30的形成方法包括：

首先，使用化学气相沉积工艺，在基底10和所有鳍部上沉积栅极材料层，并使栅极材料层上表面高于所有鳍部上表面；

接着，使用化学机械研磨工艺，对栅极材料层进行平坦化处理，使栅极材料层上表面光滑，且栅极材料层上表面高于所有鳍部上表面；

之后，在栅极材料层上沉积硬掩模层30。

参照图11，对硬掩模层30进行第一次图形化，在硬掩模层30中形成横跨第一鳍部11的第一栅极图形31，和横跨第四鳍部14的第三栅极图形33。第一次图形化的方法包括：

在硬掩模层30上形成第一图形化的光刻胶层(图中未示出)，第一图形化的光刻胶层定义出横跨第一鳍部11的第一栅极图形31，和横跨第四鳍部14的第三栅极图形33；

接着，以第一图形化的光刻胶层为掩模，刻蚀硬掩模层30至露出栅极材料层20，第一栅极图形31和第三栅极图形33被转移至硬掩模层30中。

参照图12，去除第一图形化的光刻胶层，之后对硬掩模层30进行第二次图形化，在硬掩模层30中形成横跨第二鳍部12、第三鳍部13的第二栅极图形32，和横跨第五鳍部15、第六鳍部16的第四栅极图形34。第二次图形化的方法包括：

在硬掩模层30上形成第二图形化的光刻胶层(图中未示出)，第二图形化的光刻胶层定义出横跨第二鳍部12、第三鳍部13的第二栅极图形32，和横跨第五鳍部15、第六鳍部16的第四栅极图形34；

接着，以第二图形化的光刻胶层为掩模，刻蚀硬掩模层30至露出栅极材料层20，第二栅极图形32和第四栅极图形34被转移至硬掩模层30中。

在本实施例中，由于第一鳍部11、第四鳍部14垂直于第二鳍部12、第三鳍部13、第五鳍部15、第六鳍部16，因此第一栅极图形31、第三栅极图形化32的长度方向垂直于第二栅极图形32、第四栅极图形34。这样，在第二次图形化的光刻过程中，光刻设备对第二栅极图形32、第四栅极图形34也具有较高解析度和分辨率，第二栅极图形32和第四栅极图形34的宽度符合 预期设计。

需要说明的是，第一次图形化和第二次图形化的顺序是可替换的，不受本实施例的限制，也就是可以先进行第二次图形化，之后进行第一次图形化。进一步地，由于第一栅极图形、第三栅极图形垂直于第二栅极图形、第四栅极图形，光刻设备对所有栅极图形的解析度和分辨率都很高，因此作为变形例，还可以是：在一次图形化的光刻过程中，形成第一栅极图形、第二栅极图形、第三栅极图形和第四栅极图形。

参照图13，去除第二图形化的光刻胶层，以第一次图形化和第二次图形化后的硬掩模层30为掩模，刻蚀栅极材料层20(参照图12)至露出基底10和所有鳍部上表面，对应第一栅极图形31(参照图12)得到第一栅极21，对应第二栅极图形32(参照图12)得到第二栅极22，对应第三栅极图形33(参照图12)得到第三栅极23，对应第四栅极图形34(参照图12)得到第四栅极24；

之后，去除硬掩模层；

之后，参照图14，对第一栅极21两侧的第一鳍部部分、第二栅极22两侧的第二鳍部部分、第三栅极23两侧的第五鳍部部分、第四栅极24两侧的第四鳍部部分进行N型离子注入，在第一栅极21两侧的第一鳍部11中分别形成第一源极110和第一漏极111，第一栅极21、第一源极110和第一漏极111构成第一传输N型鳍式场效应晶体管PG1；和，

在第二栅极22两侧的第二鳍部12中分别形成第二源极120和第二漏极121，第二栅极22、第二源极120和第二漏极121构成第一下拉N型鳍式场效应晶体管PD1，其中第一漏极111所在第一鳍部部分与第二漏极121所在第二鳍部部分连接在一起，实现第一漏极111和第二漏极121电连接；和，

在第三栅极23两侧的第四鳍部14中分别形成第四源极140和第四漏极141，第三栅极23、第四源极140和第四漏极141构成第二传输N型鳍式场效应晶体管PG2，和在第四栅极24两侧的第五鳍部15中分别形成第五源极150和第五漏极151，第四栅极24、第五源极150和第五漏极151构成第二下拉N型鳍式场效应晶体管PD2，其中第四漏极141所在第四鳍部部分和第五 漏极151所在第五鳍部部分连接在一起，实现第四漏极141和第五漏极151电连接。

紧接着，继续参照图14，对第二栅极22两侧的第三鳍部部分、第三栅极23两侧的第六鳍部部分进行P型离子注入，在第二栅极22两侧的第三鳍部13中分别形成第三源极130和第三漏极131，第三源极130、第三漏极131和第二栅极22构成第一上拉P型鳍式场效应晶体管PU1；和，

在第四栅极24两侧的第六鳍部16中分别形成第六源极160和第六漏极161，第六源极160、第六漏极161和第四栅极24构成第二上拉P型鳍式场效应晶体管PU2。

参照图14，第二源极120、第三源极130位于第二栅极22的同一侧，第三源极130比第三漏极131远离第二区域II；第五源极150、第六源极160位于第四栅极24的同一侧，第六源极160比第六漏极161远离第一区域I。

参照图15，图15为包含图14所示的16个SRAM单元的SRAM阵列，沿方向L和方向H，相邻两SRAM单元呈线对称。

通过以上步骤，在基底10上形成的SRAM单元中，参照图14，第一传输N型鳍式场效应晶体管PG1和第二传输N型鳍式场效应晶体管PG2的沟道方向为晶向族<110>，第一下拉N型鳍式场效应晶体管PD1和第二下拉N型鳍式场效应晶体管PD2的沟道方向为晶向族<100>。请结合参照图2，对N型鳍式场效应晶体管来说，沟道方向为晶向族<100>时的载流子迁移率高于沟道方向为晶向族<110>的载流子迁移率，大约高10％，因此，与图1所示现有SRAM单元相比，本实施例的第一下拉N型鳍式场效应晶体管PD1和第二下拉N型鳍式场效应晶体管PD2的导通电流增大，SRAM单元读取操作时的噪声容限β大于等于1.1，读取操作时的噪声容限增大，SRAM单元在读取操作时的抗干扰能力增强。

进一步地，与图1所示现有技术相比，第一上拉P型鳍式场效应晶体管PU1和第二上拉P型鳍式场效应晶体管PU2的沟道方向为晶向族<100>。结合参照图2，对PMOS而言，沟道方向为晶向族<110>时的载流子迁移率高于沟道方向为晶向族<100>的载流子迁移率，大约高40％，因此，与现有技术相 比，第一上拉P型鳍式场效应晶体管PU1和第二上拉P型鳍式场效应晶体管PU2的导通电流增大，本实施例的SRAM单元在写入操作时的噪声容限γ大于等于1.4。

因此，本实施例的SRAM单元在读取和写入数据时均具有较大噪声容限，可抵抗外围控制电路的信号干扰，增强SRAM单元工作稳定性和数据传输效率。

在本实施例中，以前栅工艺为例阐述了SRAM单元的各个鳍式场效应晶体管的形成工艺。除此之外，还可使用后栅工艺形成各个鳍式场效应晶体管。

参照图16，在基底和所有晶体管上形成层间介质层50，基底上的层间介质层50部分的上表面高于第一栅极21、第二栅极22、第三栅极23和第四栅极24上表面；

在层间介质层50中形成第一互连线51，第一互连线51与第二漏极121、第三漏极131和第四栅极24电连接，形成第一存储节点Q，第一下拉N型鳍式场效应晶体管PD1和第一上拉P型鳍式场效应晶体管PU1构成第一反相器；和，

在层间介质层50中形成第二互连线52，第二互连线52与第五漏极151、第六漏极161和第二栅极22电连接，形成第二存储节点QN，第二下拉N型鳍式场效应晶体管PD2和第二上拉P型鳍式场效应晶体管PU2构成第二反相器。第一存储节点Q和第二存储节点QN构成互补对，第一反向器和第二反相器耦接以构成数据存储区域。

第一互连线51和第二互连线52的形成方法包括：

在层间介质层50中形成分别对应第一互连线51和第二互连线52位置的沟槽；

在沟槽和层间介质层50上形成互连线层，如铜线层；

去除高于层间介质层50上表面的互连线层，剩余沟槽中的互连线层作为第一互连线51和第二互连线52。

在层间介质层50中还形成有：字线WL，与第一栅极21和第三栅极23 电连接；

第一位线BL，与第一传输N型鳍式场效应晶体管PG1的第一源极110电连接；

第二位线BLB，与第二传输N型鳍式场效应晶体管PG2的第四源极140电连接，第一位线BL和第二位线BLB互为互补位线；

接地线Vss，与第一下拉N型鳍式场效应晶体管PD1的第二源极120和第二下拉N型鳍式场效应晶体管PD2的第五源极150电连接；

电源接线Vdd，与第一上拉P型鳍式场效应晶体管PU1的第三源极130和第二上拉P型鳍式场效应晶体管PU2的第六源极160电连接。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。