技术领域本发明构思的示例实施方式涉及具有填充物(filler)的半导体器件和/或制造该半导体器件的方法。
背景技术：
近来，半导体器件已经被发展为以低电压进行高速操作并被高度集成。通过在半导体基板上形成有源鳍(activefin)，已经提出多栅极晶体管作为按比例缩小半导体器件的方法。此外，对具有三维沟道结构的鳍型场效应晶体管(FinFET)的关注增加，以与常规晶体管相比更好地有效减小短沟道效应(SCE)并以较低的电压提供较高的驱动电流。
技术实现要素：
本发明构思的示例实施方式提供能够改善可靠性的半导体器件以及制造该半导体器件的方法。在本发明构思的示例实施方式中，一种半导体器件件可以包括：有源鳍，从基板突出并在第一方向上延伸；第一器件隔离区，设置在有源鳍的侧壁处并在第二方向上延伸，第二方向交叉第一方向；正常栅电极(normalgateelectrode)，交叉有源鳍；第一虚设栅电极(firstdummygateelectrode)，具有在第一器件隔离区上的底切部分(undercutportion)，第一虚设栅电极在第二方向上延伸；以及第一填充物，填充第一器件隔离区上的底切部分，其中底切部分设置在第一虚设栅电极的下部分。在示例实施方式中，第一器件隔离区可以具有第一上表面和第二上表面，第二上表面具有比第一上表面低的水平面(level)，第一虚设栅电极可以设置在第二上表面上。在示例实施方式中，第一器件隔离区的第一上表面可以设置在有源鳍旁边，第一器件隔离区的第二上表面可以设置在第一器件隔离区的中心部分处。在示例实施方式中，半导体器件还可以包括设置在有源鳍的侧壁处且在第二方向上延伸的第二器件隔离区，第二器件隔离区可以与第一器件隔离区相对，使有源鳍在第二器件隔离区与第一器件隔离区之间，并且第二器件隔离区具有比第一器件隔离区的上表面高的上表面。在示例实施方式中，半导体器件还可以包括：第二虚设栅电极，具有在第二器件隔离区上的底切部分，该第二虚设栅电极在第二方向上延伸；第二填充物，填充第二虚设栅电极的在第二器件隔离区上的底切部分。在示例实施方式中，第二器件隔离区的底表面可以低于第一器件隔离区的底表面。在示例实施方式中，第二器件隔离区的底表面可以低于有源鳍的底表面。在示例实施方式中，有源鳍可以包括第一有源鳍以及与第一有源鳍平行地延伸的第二有源鳍，第一和第二有源鳍彼此间隔开一距离，其中第一有源鳍的长侧的长度可以大于第二有源鳍的长侧的长度，其中第二虚设栅电极交叠第一有源鳍但是不交叠第二有源鳍。在示例实施方式中，有源鳍可以包括第一有源鳍和第二有源鳍，第一和第二有源鳍彼此间隔开一距离，其中第一有源鳍的长侧的长度可以大于第二有源鳍的长侧的长度，其中第二器件隔离区可以邻近第一有源鳍的长侧并邻近第二有源鳍的短侧。在示例实施方式中，半导体器件还可以包括设置在第一虚设栅电极的侧壁处的虚设间隔物，其中第一填充物可以含有相对于虚设间隔物具有蚀刻选择性的材料。在示例实施方式中，第一虚设栅电极可以包括具有底切部分的多晶硅栅电极以及设置在多晶硅栅电极上的掩模层图案。在示例实施方式中，有源鳍具有第一上表面和第二上表面，第二上表面具有比第一上表面低的水平面，其中正常栅电极可以设置在有源鳍的第二上表面处。在本发明构思的另一示例实施方式中，一种半导体器件可以包括：有源鳍，从基板突出并在一方向上延伸；器件隔离区，设置在有源鳍的侧壁处；正常栅电极，交叉有源鳍；正常间隔物，设置在正常栅电极的侧壁处；栅电介质层，沿着正常栅电极的底表面以及沿着正常间隔物的侧壁设置；填充物图案，设置在栅电介质层与正常栅电极之间；以及虚设栅电极，在器件隔离区上。在示例实施方式中，填充物图案可以沿着正常间隔物的侧壁向上延伸。在示例实施方式中，填充物图案可以包括硅氮氧化物层。在示例实施方式中，有源鳍可以具有第一上表面和第二上表面，第二上表面具有比第一上表面低的水平面，正常栅电极设置在有源鳍的第二上表面处。在示例实施方式中，有源鳍的第一上表面可以邻近器件隔离区，有源鳍的第二上表面可以设置在有源鳍的中心部分处。在示例实施方式中，半导体器件还可以包括在器件隔离区上的填充物，其中虚设栅电极可以具有设置在虚设栅电极的下部分处的底切部分，其中填充物可以填充底切部分。在示例实施方式中，有源鳍可以包括第一有源鳍以及与第一有源鳍平行地延伸的第二有源鳍，第一和第二有源鳍彼此间隔开一距离，其中虚设栅电极交叠第一有源鳍但是不交叠第二有源鳍。在示例实施方式中，器件隔离区的上表面可以具有比有源鳍的上表面高的水平面。在示例实施方式中，器件隔离区的底表面可以具有比有源鳍的底表面低的水平面。在本发明构思的示例实施方式中，一种半导体器件可以包括：有源鳍，从基板突出并在第一方向上延伸；器件隔离区，设置在有源鳍的侧壁处并在第二方向上延伸，第二方向交叉第一方向；场绝缘区，设置在有源鳍的长侧，场绝缘区包括第一上表面以及具有比第一上表面低的水平面的第二上表面；正常栅电极，在场绝缘区的第二上表面上，正常栅电极交叉有源鳍；正常间隔物，设置在正常栅电极的侧壁处；栅电介质层，沿着正常栅电极的底表面以及沿着正常间隔物的侧壁设置；以及填充物图案，设置在栅电介质层与正常栅电极之间。在示例实施方式中，场绝缘区的第一上表面可以具有比器件隔离区的上表面低的水平面。在示例实施方式中，场绝缘区的第一上表面可以邻近有源鳍的短侧，场绝缘区的第二上表面可以邻近有源鳍的中心部分。在示例实施方式中，器件隔离区可以沿着有源鳍的短侧延伸，场绝缘区可以沿着有源鳍的长侧延伸。在示例实施方式中，半导体器件还可以包括：虚设栅电极，在器件隔离区上，虚设栅电极具有设置在其下部分处的底切部分；以及填充物，填充器件隔离区上的底切部分。在本发明构思的示例实施方式中，一种制造半导体器件的方法可以包括：形成从基板突出的有源鳍，该有源鳍在第一方向上延伸；在有源鳍的侧壁处形成器件隔离区，该器件隔离区在第二方向上延伸，第二方向交叉第一方向；在有源鳍上形成第一虚设栅电极；在器件隔离区上形成第二虚设栅电极；在第一和第二虚设栅电极的侧壁上形成填充物；以及将第一虚设栅电极替换为第一金属栅电极。在示例实施方式中，该方法还可以包括在第一虚设栅电极或第二虚设栅电极的下部分处形成底切部分，其中填充物填充第一虚设栅电极或第二虚设栅电极的底切部分。在示例实施方式中，将第一虚设栅电极替换为第一金属栅电极的方法可以包括：在第一虚设栅电极的两侧形成间隔物；去除第一虚设栅电极和形成在第一虚设栅电极的侧壁上的填充物；以及在间隔物之间形成金属栅电极。在示例实施方式中，去除填充物的方法可以包括去除填充物的一部分以在间隔物的侧壁上形成填充物图案。在示例实施方式中，将第一虚设栅电极替换为第一金属栅电极的方法可以包括：去除填充物的一部分以形成填充物图案；以及形成邻近填充物图案的第一金属栅电极。在示例实施方式中，该方法还可以包括：用第二金属栅电极来替换第二虚设栅电极；以及去除填充物的一部分以形成邻近第二金属栅电极的填充物图案。在示例实施方式中，填充物可以包括硅氮氧化物层。在示例实施方式中，形成填充物的方法可以包括：在第一和第二虚设栅电极的侧壁上形成第一填充物；以及在第一填充物上形成第二填充物。第二填充物可以包括与第一填充物的材料不同的材料。附图说明本公开的上述和其它的特征以及优点将从示例实施方式的更具体描述而明显，如附图所示的，其中在不同的附图中相同的附图标记始终表示相同的部件。附图不必按比例，而是重点在于示出所公开的实施方式的原理。图1是示出根据本发明构思的示例实施方式的半导体器件的布局；图2A是示出图1中的正常栅极的透视图；图2B是根据图1的线A-A的截面图；图3是根据图1的线B-B的截面图；图4是根据图1的线C-C的截面图；图5是示出根据本发明构思的示例实施方式的半导体器件的截面图；图6是示出根据本发明构思的示例实施方式的半导体器件的截面图；图7是示出根据本发明构思的示例实施方式的半导体器件的布局；图8是根据图7的线D-D的截面图；图9A是示出根据本发明构思的示例实施方式的半导体器件的截面图；图9B是示出根据本发明构思的示例实施方式的半导体器件的截面图；图9C是示出根据本发明构思的示例实施方式的半导体器件的截面图；图9D是示出根据本发明构思的示例实施方式的半导体器件的截面图；图9E是示出图9D所示的半导体器件的透视图；图10A和图10B是包括根据本发明构思的示例实施方式的半导体器件的存储系统的方框图；图11是包括根据本发明构思的示例实施方式的半导体器件的SoC(芯片上系统)的方框图；图12是包括根据本发明构思的示例实施方式的电子系统的系统块；图13至图15是包括根据本发明构思的示例实施方式的半导体器件的电子设备；图16至图20是示出根据本发明构思的示例实施方式制造半导体器件的方法的截面图；图21至图24是示出根据本发明构思的示例实施方式制造半导体器件的方法的透视图。具体实施方式现在，在下文将参照附图更全面地描述本发明构思的示例实施方式；然而，它们可以以不同的形式实施并且不应被解释为限于这里阐述的示例实施方式。将理解，当一元件被称为“在”另一元件“上”、“连接”或“联接”到另一元件时，它可以直接在该另一元件上、直接连接或联接到该另一元件，或者可以存在居间元件。相反，当一元件被称为“接触”另一元件、或者“直接在”另一元件“上”、“直接连接”或“直接联接”到另一元件时，不存在居间元件。用于描述元件或层之间的关系的其它词语应当以类似的方式解释(例如，“在……之间”与“直接在……之间”、“相邻”与“直接相邻”，“在……下面”与“直接在……下面”)。将理解，虽然这里可以使用术语“第一”、“第二”等来描述不同的元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受到这些术语限制。除非上下文另外地指示，否则这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区别开。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而没有脱离示例实施方式的教导。在附图中，为了图示清晰，层和区域的尺寸可以被夸大。相同的附图标记始终指代相同的元件。相同的附图标记在整个说明书中表示相同的部件。为了便于描述，这里可以使用空间关系术语(例如，“在……下面”、“在……下方”、“下”、“在……上方”、“上”等)来描述一个元件或特征与另一个(些)元件或特征的如附图所示的关系。将理解，空间关系术语旨在涵盖除附图所示的取向之外器件在使用或操作中的不同取向。例如，如果附图中的器件被翻转，则被描述为在其它元件或特征“以下”或“下面”的元件将会取向为在其它元件或特征“上方”。因此，示例术语“在……下面”能够涵盖之上和之下两种取向。器件可以另外地取向(旋转90度或在其它的取向)，这里使用的空间关系描述语被相应地解释。这里使用的术语仅用于描述特定实施方式的目的，不旨在限制示例实施方式。当在这里使用时，单数形式“一”、“该”也旨在包括复数形式，除非上下文另外清楚地指示。还将理解的是，当在本说明书中使用时，术语“包括”和/或“包含”指定所述特征、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。当在这里使用时，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。在描述实施方式的上下文(特别是在权利要求的上下文中)的术语“一”和“所述”以及类似指示语的使用将被解释为涵盖单数和复数两者，除非这里另外地指示或与上下文明显矛盾。术语“包括”、“具有”、“包含”和“含有”将被解释为开放式术语(即，指的是“包括，但不限于”)，除非另作说明。除非另外地限定，这里使用的所有技术术语和科学术语具有与本领域的普通技术人员通常理解的相同含义。应指出，这里提供的任何和所有的示例或示例术语的使用仅旨在更好地说明示例实施方式，而不是对本发明构思的范围的限制，除非另外地指定。将参照透视图、截面图和/或平面图描述示例实施方式。示例视图的轮廊可以根据例如制造技术和/或公差而改变。因此，示例实施方式不旨在限制所述范围，而是涵盖能够由于例如制造工艺的变化引起的所有变化和变形。因而，附图中示出的区域以示意的形式示出，该区域的形状仅通过图示的方式呈现而不作为限制。除非上下文另外指示，否则术语诸如“相同”、“相等”“平坦”、“共平面”(如这里在参照取向、布局、位置、形状、尺寸、数量或其它测量时使用的)不必指的是完全相同的取向、布局、位置、形状、尺寸、数量或其它测量，而是意在涵盖在可允许变化内的几乎相同的取向、布局、位置、形状、尺寸、数量或其它测量，该可允许变化可以例如由于制造工艺而发生。术语“基本上”可以在这里使用来反映这种含义。虽然一些截面图的相应平面图和/或透视图可以不被示出，但是这里示出的器件结构的截面图为沿着如可在平面图中示出的两个不同的方向上和/或如可在透视图中示出的三个不同的方向上延伸的多个器件结构提供支持。所述两个不同的方向可以彼此垂直或可以不是彼此垂直。所述三个不同的方向可以包括可垂直于所述两个不同的方向的第三方向。该多个器件结构可以被集成在相同的电子装置中。例如，当在截面图中示出器件结构(例如，存储单元结构或晶体管结构)时，电子装置可以包括多个器件结构(例如，存储单元结构或晶体管结构)，如将由电子装置的平面图所示出的。该多个器件结构可以布置成阵列和/或二维图案。在下文，将参照附图详细描述本发明构思的示例实施方式。图1是示出根据本发明构思的示例实施方式的半导体器件的布局。图2A是示出图1中的正常栅极的透视图。图2B是根据图1的线A-A的截面图。图3是根据图1的线B-B的截面图。图4是根据图1的线C-C的截面图。参照图1至图4，半导体器件1可以包括基板10、多个有源鳍F11、F12、F13、F21、F22、F23、F31、F32和F33、多个虚设栅电极120和140、第一至第三正常栅电极110、130和150、第一和第二器件隔离区20和22、以及场绝缘区24。该多个有源鳍F11至F33可以形成在基板10上。该多个有源鳍F11至F33可以从基板10突出并在第一方向(X方向)上延伸。基板10可以是半导体基板。基板10可以包含至少一种半导体材料，例如硅(Si)、锗(Ge)、硅锗(SiGe)、磷化镓(GaP)、砷化镓(GaAs)、硅碳化物(SiC)、硅锗碳化物(SiGeC)、砷化铟(InAs)和/或磷化铟(InP)。然而，基板10可以不被限定或限制于此。在本发明构思的示例实施方式中，基板10可以是绝缘体上硅(SOI)基板。该多个有源鳍F11至F33可以彼此间隔开一距离。有源鳍F11、F21和F31可以分别沿第一方向(X方向)与有源鳍F12、F22和F32间隔开。有源鳍F12、F22和F32可以分别沿第一方向(X方向)与有源鳍F13、F23和F33间隔开。有源鳍F11、F12和F13可以分别沿第二方向(Y方向)与有源鳍F21、F22和F23间隔开。有源鳍F21、F22和F23可以分别沿第二方向(Y方向)与有源鳍F31、F32和F33间隔开。有源鳍F11至F33可以具有长侧和短侧。有源鳍F11至F33的长侧可以在第一方向(X方向)上延伸，有源鳍F11至F33的短侧可以在第二方向(Y方向)上延伸。然而，有源鳍F11至F33可以不被限定或限制于此。例如，在示例实施方式中，有源鳍F11至F33的长侧可以在第二方向(Y方向)上延伸，有源鳍F11至F33的短侧可以在第一方向(X方向)上延伸。有源鳍F11至F33可以是基板10的一部分或者是形成在基板10上的外延层。有源鳍F11至F33可以包含半导体材料，例如硅(Si)或硅锗(SiGe)。在示例实施方式中，有源鳍F11至F33的上表面可以分别具有第一上表面S1和第二上表面S2。第一上表面S1可以具有比第二上表面S2高的水平面。例如，有源鳍F11至F33的上表面可以具有凹入形状。如图2B所示，有源鳍F22的第一上表面S1可以邻近第一和第二器件隔离区20和22。有源鳍F22的第二上表面S2可以设置在有源鳍F22的中心部分处。场绝缘区24可以邻近有源鳍F11至F33的长侧。场绝缘区24可以形成在基板10上。场绝缘区24可以覆盖有源鳍F11至F33的侧壁的一些部分并暴露有源鳍F11至F33的上表面。场绝缘区24可以沿着有源鳍F11至F33的长侧在第一方向(X方向)上延伸。在示例实施方式中，场绝缘区24的上表面可以包括第七上表面S7和第八上表面S8。第七上表面S7可以具有比第八上表面S8高的水平面。场绝缘区24的上表面可以具有凹入形状。场绝缘区24的第七上表面S7可以邻近有源鳍F11至F33的短侧，场绝缘区24的第八上表面S8可以邻近有源鳍F11至F33的中心部分。在示例实施方式中，场绝缘区24可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。然而，其不应被限定或限制于此。第一器件隔离区20可以设置在有源鳍F12、F22和F32的侧壁(例如，在有源鳍F22的左侧，如图2B所示)处并沿着有源鳍F12、F22和F32的短侧在第二方向(Y方向)上延伸。第一器件隔离区20可以在有源鳍F11至F33的长侧和短侧相接的所有角顶点(angularpoint)处与场绝缘区24接触。在示例实施方式中，第一器件隔离区20的底表面可以具有与基板10的上表面实质上相同的高度。第一器件隔离区20的底表面可以具有与有源鳍F11至F33的底表面实质上相同的高度。在示例实施方式中，第一器件隔离区20的上表面可以具有与有源鳍F11至F33的上表面实质上相同的高度。在示例实施方式中，第一器件隔离区20的上表面可以包括第三上表面S3和第四上表面S4。第三上表面S3可以具有比第四上表面S4高的水平面。第一器件隔离区20的上表面可以具有凹入形状。第一器件隔离区20的第三上表面S3可以邻近有源鳍F11、F12、F21、F22、F31和F32的短侧。第一器件隔离区20的第四上表面S4可以设置在第一器件隔离区20的中心部分处。第一器件隔离区20可以在第二方向(Y方向)上延伸。在示例实施方式中，第一器件隔离区20可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。然而，其不应被限定或限制于此。第二器件隔离区22可以设置在有源鳍F12、F22和F32的侧壁(例如，有源鳍F22的右侧，如图2B所示)处并沿着有源鳍F12、F22和F32的短侧在第二方向(Y方向)上延伸。第二器件隔离区22可以在有源鳍F11至F33的长侧和短侧相接的所有角顶点处与场绝缘区24接触。在示例实施方式中，第二器件隔离区22的底表面可以具有与基板10的上表面实质上相同的高度。第二器件隔离区22的底表面可以具有与有源鳍F11至F33的底表面实质上相同的高度。在示例实施方式中，第二器件隔离区22的上表面可以具有与有源鳍F11至F33的上表面实质上相同的高度。在示例实施方式中，第二器件隔离区22的上表面可以包括第五上表面S5和第六上表面S6。第五上表面S5可以具有比第六上表面S6高的水平面。第二器件隔离区22的上表面可以具有凹入形状。第二器件隔离区22的第五上表面S5可以邻近有源鳍F12、F13、F22、F23、F32和F33的短侧。第二器件隔离区22的第六上表面S6可以设置在第二器件隔离区22的中心部分处。第二器件隔离区22可以在第二方向(Y方向)上延伸。在示例实施方式中，第二器件隔离区22可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。然而，其不应被限定或限制于此。第一器件隔离区20、第二器件隔离区22和场绝缘区24可以使有源鳍F11至F33彼此电隔离。场绝缘区24的上表面可以低于第一和第二器件隔离区20和22的上表面。具体地，场绝缘区24的第七上表面S7可以不仅低于第一器件隔离区20的第四上表面S4而且低于第二器件隔离区22的第六上表面S6。第一正常栅电极110可以交叉有源鳍F11、F21和F31并可以在第二方向(Y方向)上延伸。第二正常栅电极130可以交叉有源鳍F12、F22和F32并可以在第二方向(Y方向)上延伸。第三正常栅电极150可以交叉有源鳍F13、F23和F33并可以在第二方向(Y方向)上延伸。第一至第三正常栅电极110、130和150可以设置为与有源鳍F11至F33成锐角或钝角。第一正常栅电极110可以在第一方向(X方向)上与第二正常栅电极130间隔开一距离。第二正常栅电极130可以在第一方向(X方向)上与第三正常栅电极150间隔开一距离。第一和第三正常栅电极110和150可以包括与第二正常栅电极130实质上相同的材料。第二正常栅电极130可以包括至少两个金属栅层。具体地，第二正常栅电极130可以包括第一金属栅层134和第二金属栅层135。在示例实施方式中，第二正常栅电极130可以包括多于两个的金属栅层。第一金属栅层134可以控制第二正常栅电极130的功函数。第二金属栅层135可以形成在第一金属栅层134上。第一金属栅层134可以具有凹入形状，第二金属栅层135可以填充形成在第一金属栅层134的上表面上的空间。如图2B所示，第一金属栅层134可以形成在栅电介质层133上并沿着第二金属栅层135的侧壁向上延伸。如图4所示，第一金属栅层134可以沿着场绝缘区24的上表面和有源鳍F22的侧壁在第二方向(Y方向)上延伸。第一金属栅层134可以包括钛氮化物、钽氮化物、钛碳化物、钛铝碳化物和钽碳化物中的一种或多种。第二金属栅层135可以包括钨或铝。然而，其不应被限定或限制于此。第二正常栅电极130可以利用栅置换工艺形成。在示例实施方式中，第二正常栅电极130可以包括硅或硅锗。如图2B和图3所示，第二正常栅电极130可以形成在有源鳍F22的第二上表面S2和场绝缘区24的第八上表面S8上。有源鳍F22的上表面可以具有凹入形状。因此，有源鳍F22的中心部分的上表面可以低于有源鳍F22的与第一或第二器件隔离区20或22相邻的边缘部分的上表面。此外，设置在第二正常栅电极130下面的场绝缘区24的上表面可以低于场绝缘区24的与第一或第二器件隔离区20或22相邻的边缘部分的上表面。栅电介质层133可以形成在第二正常栅电极130下面。栅电介质层133可以包括具有比二氧化硅层高的介电常数的高k材料，例如二氧化铪、二氧化锆、镧氧化物、铝氧化物或钽氧化物。如图2B所示，栅电介质层133可以形成在有源鳍F22上并沿着第二正常栅电极130的侧壁向上延伸。如图4所示，栅电介质层133可以沿着场绝缘区24的上表面和有源鳍F22的侧壁在第二方向(Y方向)上延伸。正常间隔物131可以形成在第二正常栅电极130的侧壁处。在示例实施方式中，正常间隔物131可以形成在第二正常栅电极130的两侧。正常间隔物131可以包括氮化物。具体地，正常间隔物131可以包括硅氮化物层。然而，其不应被限定或限制于此。在示例实施方式中，正常间隔物131可以包括硅氧化物和/或硅氮氧化物。填充物图案132可以设置在正常间隔物131和栅电介质层133之间。如图2B和图3所示，填充物图案132可以沿着正常间隔物131的侧壁从有源鳍F22的上表面向上延伸。在示例实施方式中，填充物图案132可以具有相对于正常间隔物131的蚀刻选择性。填充物图案132可以包括硅氮氧化物。在示例实施方式中，填充物图案132可以包括两个层，该两个层包括下图案和上图案。下图案可以具有与上图案的材料不同的材料。在示例实施方式中，填充物图案132可以包括多于两层。第一和第二虚设栅电极120和140可以沿着第一和第二器件隔离区20和22的上表面在第二方向(Y方向)上延伸。具体地，第一虚设栅电极120可以形成在第一器件隔离区20上并且第二虚设栅电极140可以形成在第二器件隔离区22上。在示例实施方式中，有源鳍F22可以不交叠第一虚设栅电极120和第二虚设栅电极140。然而，有源鳍F22和第一虚设栅电极120之间的交叠可以不被限定或限制于此，因此，在示例实施方式中，有源鳍F22可以交叠第一虚设栅电极120或第二虚设栅电极140。第一和第二虚设栅电极120和140可以在第二方向(Y方向)上延伸。然而，第一和第二虚设栅电极120和140的方向可以不被限定或限制于此。因此，在示例实施方式中，第一和第二虚设栅电极120和140可以设置为与第二方向(Y方向)成锐角或钝角。第一虚设栅电极120可以包括包含硅氮化物层的第一掩模层图案124和包含第一多晶硅层的第一多晶硅栅电极123。第二虚设栅电极140可以包括包含硅氮化物层的第二掩模层图案144和包含第一多晶硅层的第二多晶硅栅电极143。第一虚设栅电极120可以形成在第一器件隔离区20的第四上表面S4上。第一器件隔离区20的第四上表面S4可以低于第一器件隔离区20的与有源鳍F22相邻的第三上表面S3。第二虚设栅电极140可以形成在第二器件隔离区22的第六上表面S6上。第二器件隔离区22的第六上表面S6可以低于第二器件隔离区22的与有源鳍F22相邻的第五上表面S5。第一和第二虚设栅电极120和140可以分别具有设置在第一和第二多晶硅栅电极123和143的下部分处的底切部分UC。第一和第二填充物122和142可以分别填充第一和第二虚设栅电极120和140的底切部分UC。第一和第二填充物122和142可以分别沿着第一和第二虚设间隔物121和141的侧壁从第一和第二器件隔离区20和22的上表面向上延伸。第一和第二填充物122和142可以分别覆盖第一和第二多晶硅栅电极123和143的侧壁。第一和第二填充物122和142可以包括相对于第一和第二虚设间隔物121和141具有蚀刻选择性的材料。第一和第二填充物122和142可以包括硅氮化物。第一和第二填充物122和142可以是具有第一填充物和设置在第一填充物上的第二填充物的双层结构。第一填充物可以具有与第二填充物不同的材料。在示例实施方式中，第一和第二填充物122和142可以是具有多于两层的多层结构。第一和第二虚设间隔物121和141可以分别形成在第一和第二虚设栅电极120和140的侧壁上。具体地，第一虚设间隔物121可以形成在第一虚设栅电极120的两个侧壁上，第二虚设间隔物141可以形成在第二虚设栅电极140的两个侧壁上。第一和第二虚设间隔物121和141可以具有与正常间隔物131实质上相同的材料。掺杂的外延层42可以形成在有源鳍F22的设置于正常栅电极130两侧的部分上。掺杂的外延层42可以形成在有源鳍F22的凹入区域处。掺杂的外延层42可以利用外延生长工艺形成。在示例实施方式中，掺杂的外延层42可以是抬高的源/漏区。因此，掺杂的外延层42的上表面可以高于有源鳍F22的上表面。掺杂的外延层42可以具有半导体材料，例如硅，然而其不应被限定或限制于此。如果半导体器件1包括PMOS晶体管，则掺杂的外延层42可以包括具有压应力的材料，例如具有比硅大的晶格常数的硅锗。具有压应力的材料可以在PMOS晶体管的源/漏区中引起压应力并增大PMOS晶体管的设置在有源鳍F22中的沟道区中的载流子迁移率。根据示例实施方式，如果半导体器件1包括NMOS晶体管，则掺杂的外延层42可以包括具有张应力的材料，例如具有比硅的晶格常数小的晶格常数的硅碳化物或硅磷化物。具有张应力的材料可以在NMOS晶体管的设置于有源鳍F22中的源/漏区中引起张应力并增大NMOS晶体管的设置于有源鳍F22中的沟道区中的载流子迁移率。层间电介质层77可以形成在虚设栅电极120和140上以及正常栅电极110、130和150上。层间电介质层77可以覆盖第一虚设栅电极120、第二虚设栅电极140和正常栅电极110、130和150的上表面。根据示例实施方式，如果第一和第二器件隔离区20和22的上表面、场绝缘区24的上表面和有源鳍F22的上表面是不平的，则至少一个底切部分UC会形成在第一和第二多晶硅栅电极123和143的下部分处。底切部分UC会使第一和第二多晶硅栅电极123和143的栅长度变短。因而，半导体器件1的一些性能和可靠性会退化。在示例实施方式中，第一和第二填充物122和142可以形成在底切部分UC中。第一和第二填充物122和142可以填充底切部分UC并可以防止第一和第二多晶硅栅电极123和143的栅长度变短。在下文，将参照图5描述根据另一示例实施方式的半导体器件2。图5是示出根据本发明构思的示例实施方式的半导体器件的截面图。为了说明的方便，将省略与参照图1至图4的描述实质上相同的一些描述。参照图5，半导体器件2可以包括具有与以上公开的半导体器件1的第一和第二虚设栅电极120和140不同的结构的虚设栅电极。具体地，半导体器件2的第一和第二虚设栅电极120a和140a可以包括至少一个金属栅电极。第一虚设栅电极120a可以包括第一金属栅电极124a和第二金属栅电极125a,第二虚设栅电极140a可以包括第一金属栅电极144a和第二金属栅电极145a。第一金属栅电极124a(或144a)和第二金属栅电极125a(或145a)可以包括与以上参照图2B所描述的半导体器件1的第一和第二金属栅电极134和135实质上相同的结构。半导体器件2的第一和第二栅电介质层123a和143a可以分别形成在第一和第二器件隔离区20和22上。第一和第二栅电介质层123a和143a可以具有与半导体器件1的栅电介质层133实质上相同的结构。半导体器件2的第一和第二填充物图案122a和142a可以具有与半导体器件1的填充物图案132实质上相同的结构。在示例实施方式中，半导体器件2的第一和第二虚设栅电极120a和140a可以不具有任何底切部分，这与半导体器件1的第一和第二虚设栅电极120和140不同。在下文，可以参照图6描述根据示例实施方式的半导体器件3。图6是示出根据本发明构思的示例实施方式的半导体器件的截面图。为了说明的方便，将省略与参照图1至图5的描述实质上相同的一些描述。参照图6，半导体器件3可以包括具有与半导体器件1的第二器件隔离区22不同的结构的第二器件隔离区22a。第二器件隔离区22a的底表面可以低于半导体器件3的第一器件隔离区20的底表面。具体地，第二器件隔离区22a的底表面可以比第一器件隔离区20的底表面低H1。在示例实施方式中，第二器件隔离区22a的底表面可以低于基板10的上表面，即低于有源鳍F22的底表面。在示例实施方式中，第二器件隔离区22a的上表面可以高于第一器件隔离区20的上表面。具体地，第二器件隔离区22a的上表面可以比第一器件隔离区20的上表面高H2。因此，第二器件隔离区22a的总高度可以比第一器件隔离区20的总高度高H1加上H2。第二器件隔离区22a的上表面可以比有源鳍F22的上表面高。在下文，可以参照图7和图8描述根据示例实施方式的半导体器件4。图7是示出根据本发明构思的示例实施方式的半导体器件4的布局图。图8是根据图7的线D-D的截面图。参照图7和图8，半导体器件4可以包括第一和第二器件隔离区26和28以及多个有源鳍F101、F102、F103和F104。第二器件隔离区28可以邻近有源鳍F102和F103的侧壁。第二器件隔离区28可以不穿过有源鳍F101和F104。第二器件隔离区28可以邻近有源鳍F101和F104的长侧。第二器件隔离区28可以邻近有源鳍F102和F103的短侧。有源鳍F101和F104的长侧长度可以大于有源鳍F102和F103的长侧长度。例如，有源鳍F101和F104可以在第一方向(X方向)上比有源鳍F102和F103更多地延伸。半导体器件4的第一虚设栅电极160可以设置在第一器件隔离区26上并在第二方向(Y方向)上延伸。第一器件隔离区26的上表面可以包括第十三上表面S13和具有比第十三上表面S13低的水平面的第十四上表面S14。第一虚设栅电极160可以设置在第十四上表面S14上。第二虚设栅电极180可以设置在第二器件隔离区28上并在第二方向(Y方向)上延伸。有源鳍F101和F104可以交叠第二虚设栅电极180。然而，有源鳍F102和F103可以不被第二虚设栅电极180交叠。第二器件隔离区28的上表面可以包括第十五上表面S15和具有比第十五上表面S15低的水平面的第十六上表面S16。第二虚设栅电极180可以设置在第十六上表面S16上。正常栅电极170可以交叉有源鳍F101、F102、F103和F104。正常栅电极170可以在第二方向(Y方向)上延伸。有源鳍F101至F104的上表面可以包括第十一上表面S11和具有比第十一上表面S11低的水平面的第十二上表面S12。正常栅电极170可以设置在第十二上表面S12上。正常栅电极170可以与正常栅电极130实质上相同。第一和第二虚设栅电极160和180可以与参照图2B的半导体器件1的第一和第二虚设栅电极120和140实质上相同。第一和第二填充物162和182可以分别与第一和第二填充物122和142实质上相同。第一和第二虚设间隔物161和181可以分别与第一和第二虚设间隔物121和141实质上相同。栅电介质层173、填充物图案172和正常间隔物171可以分别与栅电介质层133、填充物图案132和正常间隔物131实质上相同。在下文，可以参照图9A描述根据示例实施方式的半导体器件5。图9A是示出根据本发明构思的示例实施方式的半导体器件的截面图。为了说明的方便，将省略与参照图1至图8的描述实质上相同的一些描述。参照图9A，半导体器件5可以包括与半导体器件4的第一和第二虚设栅电极160和180不同的第一和第二虚设栅电极160a和180a。具体地，第一和第二虚设栅电极160a和180a可以包括至少一个金属栅电极。第一虚设栅电极160a可以包括第一金属栅电极164a和第二金属栅电极165a,第二虚设栅电极180a可以包括第一金属栅电极184a和第二金属栅电极185a。第一金属栅电极164a(或184a)和第二金属栅电极165a(或185a)可以包括与以上参照图2B描述的半导体器件1的第一和第二金属栅电极134和135实质上相同的结构。半导体器件5的第一和第二栅电介质层163a和183a可以具有与半导体器件1的栅电介质层133实质上相同的结构。半导体器件5的第一和第二填充物图案162a和182a可以具有与半导体器件1的填充物图案132实质上相同的结构。在示例实施方式中，半导体器件5的第一和第二虚设栅电极160a和180a可以不具有任何底切部分，这与半导体器件1的第一和第二虚设栅电极120和140不同。在下文，可以参照图9B描述根据示例实施方式的半导体器件6。图9B是示出根据本发明构思的示例实施方式的半导体器件的截面图。为了说明的方便，将省略与参照图1至图9A的描述实质上相同的一些描述。参照图9B，半导体器件6可以包括第一虚设栅电极210、第二虚设栅电极230、正常栅电极220。第一虚设栅电极210、第二虚设栅电极230和正常栅电极220可以包括至少一个金属栅电极并可以包括至少一个底切部分UC。第一虚设栅电极210、第二虚设栅电极230和正常栅电极220的底切部分UC可以分别形成在第一虚设栅电极210、第二虚设栅电极230和正常栅电极220的每个下部分处。第一虚设栅电极210可以包括第一金属栅电极214和第二金属栅电极215,第二虚设栅电极230可以包括第一金属栅电极234和第二金属栅电极235。第一金属栅电极214(或234)和第二金属栅电极215(或235)可以包括与以上参照图2B描述的半导体器件1的第一和第二金属栅电极134和135实质上相同的结构。在下文，可以参照图9C描述根据示例实施方式的半导体器件7。图9C是示出根据本发明构思的示例实施方式的半导体器件的截面图。为了说明的方便，将省略与参照图1至图9B的描述实质上相同的一些描述。参照图9C，半导体器件7可以包括第一和第二虚设栅电极210和230，并包括正常栅电极170。第一和第二虚设栅电极210和230可以包括与以上参照图9B描述的半导体器件6的第一和第二虚设栅电极实质上相同的结构。然而，正常栅电极170可以具有与半导体器件6的正常栅电极220不同的结构。半导体器件7的有源鳍F101、F102、F103和F104的上表面可以具有第十一上表面S11和具有与第十一上表面S11实质上相同的高度的第十二上表面S12。具体地，有源鳍F101、F102、F103和F104的上表面可以具有平坦表面。因此，正常栅电极170可以不具有任何底切部分UC。第一虚设栅电极210、第二虚设栅电极230和正常栅电极170可以包括至少一个金属栅电极。第一和第二虚设栅电极210和230可以具有底切部分UC。在下文，可以参考图9D和9E描述根据示例实施方式的半导体器件8。图9D是示出根据本发明构思的示例实施方式的半导体器件的截面图。图9E是示出图9D所示的半导体器件的透视图。为了说明的方便，将省略与参照图1至图9C的描述实质上相同的一些描述。参照图9D和图9E，有源鳍F301和F302可以通过从基板10突出并在第一方向(X方向)上延伸而形成。具体地，有源鳍F301和F302可以在第一方向(X方向)上延伸并在第二方向(Y方向)上彼此间隔开一距离。场绝缘区352可以设置在有源鳍F301和F302之间。场绝缘区352的上表面可以包括第一区域和第二区域。场绝缘区352的上表面的第一区域可以邻近有源鳍F301和F302。场绝缘区352的上表面的第二区域可以低于第一区域并远离有源鳍F301和F302设置。具体地，场绝缘区352的上表面可以具有凹入形状。第一正常栅电极310、第二正常栅电极320和第三正常栅电极330可以在有源鳍F301和F302上在第二方向(Y方向)上延伸。第一至第三正常栅电极310、320和330可以交叉有源鳍F301和F302。第一至第三正常栅电极310、320和330可以在第一方向(X方向)上彼此间隔开一距离。第一至第三正常栅电极310、320和330可以包括至少一个金属栅电极。第二正常栅电极320可以具有在其下部分的底切部分UC。然而，第一和第三正常栅电极310和330可以不具有任何底切部分UC。图10A和图10B是包括根据本发明构思的示例实施方式的半导体器件的存储系统的方框图。参照图10A，存储系统13可以包括逻辑区域410和SRAM区域420。第一晶体管411可以形成在逻辑区域410中，第二晶体管421可以形成在SRAM区域中。在示例实施方式中，第一晶体管411可以具有与第二晶体管421不同的结构。例如，第一晶体管(FET1)411可以具有底切部分，而第二晶体管(FET2)421可以不具有任何底切部分。参照图10B，存储系统14可以包括逻辑区域410。第三和第四晶体管412和422可以形成在逻辑区域410中。第三晶体管(FET1)412可以具有与第四晶体管(FET2)422不同的结构。在示例实施方式中，第三晶体管412可以是NMOS晶体管，第四晶体管422可以是PMOS晶体管。然而，其不应被限定或限制于此。第三晶体管412或第四晶体管422可以包括根据本发明构思的各半导体器件中的一个。图10A中示出的SRAM区域可以被替换为DRAM区域、MRAM区域、RRAM区域或PRAM区域。图11是包括根据本发明构思的示例实施方式的半导体器件的SoC(芯片上系统)的方框图。参照图11，SoC1000可以包括应用处理器1001和DRAM器件1060。应用处理器1101可以包括中央处理器(CPU)1010、多媒体系统1020、总线1030、存储系统1040和外围电路1050。中央处理器1010可以执行驱动SoC1000所需的操作。多媒体系统1020可以包括三维引擎模块、视频编解码器、显示系统、照相机系统或后处理器。中央处理器1010、多媒体系统1020、存储系统1040和外围电路1050可以通过总线1030彼此通信。总线1030可以具有多层结构，例如多层高级高性能总线(AHB)或多层高级可扩展接口(AXI)。存储系统1040可以在应用处理器1001与外部装置连接时提供用于进行高速操作的所需环境。外部装置可以是DRAM器件。外围电路1050可以提供对于SoC1000能够与外部装置平稳地连接的所需环境。在此情形下，外部装置可以是主板。DRAM器件1060可以设置在应用处理器1001外部，如图11所示。DRAM器件1060可以与应用处理器1001一起封装从而制作PoP(层叠封装)的封装类型。SoC1000的至少一个元件可以包括以上所述的根据本发明构思的示例实施方式的半导体器件。图12是包括根据本发明构思的示例实施方式的电子系统的系统块图。参照图12，电子系统1100可以包括控制器1110、输入/输出器件1120、存储器件1130、接口1140和总线1150。控制器1110、输入/输出器件1120、存储器件1130和接口1140可以通过总线1150彼此通信。总线1150可以对应于数据能够传送到彼此的路径。控制器1110可以包括微处理器、数字信号处理器、微控制器或能够控制执行程序的类似装置。输入/输出器件1120可以包括键区、键板或显示器。存储器件1130可以不仅保存用于运行控制器1110的代码或数据，而且保存由控制器1110执行的数据。存储器件1130可以包括根据本发明构思的示例实施方式的半导体器件。存储系统1100可以应用于能够传送信息的产品，例如个人数字助理(PDA)、便携式计算机、网络本、无线电话、移动式电话、数字音乐播放器或存储卡。图13至图15是包括根据本发明构思的示例实施方式的半导体器件的电子设备。图13是示出平板个人电脑1200的视图，图14是示出笔记本电脑1300的视图，图15是示出智能手机1400的视图。根据本发明构思的至少一个示例实施方式的半导体器件可以应用于平板个人电脑1200、笔记本电脑1300或智能手机1400。在示例实施方式中，半导体器件可以应用于计算机、UMPC(超级移动个人电脑)、工作站、上网本、PDA(个人数字助理)、便携式计算机、无线电话、移动式电话、电子书、便携式多媒体播放器、便携式游戏机、导航系统、黑盒子、数字照相机、三维电视机、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字录像机或数字视频播放器。图16至图20是示出根据本发明构思的示例实施方式的制造半导体器件的方法的截面图。参照图16，有源鳍F22可以形成在基板10上。有源鳍F22可以从基板10突出并在第一方向(X方向)上延伸。在示例实施方式中，有源鳍F22可以通过部分地蚀刻基板10形成。在示例实施方式中，有源鳍F22可以通过在基板10上生长外延层并图案化外延层而形成。有源鳍F22的上表面可以包括第一上表面S1和具有比第一上表面S1低的水平面的第二上表面S2。第一器件隔离区20可以沿着有源鳍F22的侧壁(例如，左侧壁)形成。第一器件隔离区20的上表面可以具有第三上表面S3和具有比第三上表面S3低的水平面的第四上表面S4。第二器件隔离区22可以沿着有源鳍F22的侧壁(例如，右侧壁)形成。第二器件隔离区22的上表面可以具有第五上表面S5和具有比第五上表面S5低的水平面的第六上表面S6。多晶硅层62和掩模层64可以形成在第一器件隔离区20、第二器件隔离区22和有源鳍F22上。参照图17，掩模层64(图16中示出)可以被图案化以形成第一至第三掩模图案124、194和144。多晶硅层62(图16中示出)可以通过利用第一至第三掩模图案124、194、144作为蚀刻掩模而被图案化以形成第一至第三多晶硅栅电极123、193和143。如果第一多晶硅栅电极123形成在第一器件隔离区20的第四上表面S4上，则底切部分UC可以形成在第一多晶硅栅电极123的下部分处，因为第四上表面S4低于第三上表面S3。如果第二多晶硅栅电极193形成在有源鳍F22的第二上表面S2上，则底切部分UC也可以形成在第二多晶硅栅电极193的下部分处，因为第二上表面S2低于第一上表面S1。参照图18，如果第二多晶硅栅电极193形成在场绝缘区24的第八上表面S8上，则底切部分UC可以形成在第二多晶硅栅电极193的下部分处，因为第八上表面S8低于第七上表面S7。如果第三多晶硅栅电极143形成在第二器件隔离区22的第六上表面S6上，则底切部分UC也可以形成在第三多晶硅栅电极143的下部分处，因为第六上表面S6低于第五上表面S5。如果进行栅置换工艺以制作保留底切部分UC的晶体管，则金属栅电极的宽度会变短并且晶体管的可靠性会变差。根据示例实施方式，底切部分UC可以用填充物填充。在下文，将描述根据本发明构思的一些方法。参照图19，填充物层66可以形成在第一器件隔离区20、第二器件隔离区22、有源鳍F22以及第一至第三虚设栅电极120、190和140上。填充物层66可以共形地形成在第一器件隔离区20、第二器件隔离区22、有源鳍F22以及第一至第三虚设栅电极120、190和140的上表面和侧壁上。在示例实施方式中，填充物层66可以是包括第一填充物层和层叠在第一填充物层上的第二填充物层的双层结构。第一填充物层可以包括与第二填充物层不同的材料。在示例实施方式中，填充物层66可以包括多于或等于三个填充物层的多层。在示例实施方式中，填充物层66可以具有相对于图2B中示出的多个虚设间隔物121和141的蚀刻选择性。然而，其不应被限定或限制于此。参照图20，填充物层66可以被蚀刻以暴露第一至第三掩模图案124、194和144的上表面。在此时，第一器件隔离区20的上表面、第二器件隔离区22的上表面以及有源鳍F22的上表面也可以被暴露。因而，可以形成分别填充第一至第三多晶硅栅电极123、193和143的底切部分的第一至第三填空物122、192和142。在示例实施例中，可以进行几个工艺以形成半导体器件1。所述工艺可以包括在第一至第三虚设栅电极120、190和140的侧壁上形成间隔物、利用栅置换工艺将第二虚设栅电极190替换为金属栅电极。在此时，填充物图案(图2B中的132)可以通过在栅置换工艺期间部分地蚀刻填充物192而形成。在示例实施方式中，为了形成半导体器件2，可以进行几个工艺以形成半导体器件2。所述工艺可以包括在第一至第三虚设栅电极120、190和140的侧壁上形成间隔物、利用栅置换工艺分别将第一至第三虚设栅电极120、190和140替换为金属栅电极。在此时，第一至第三填充物图案(图5中的122a、132和142a)可以通过在栅置换工艺期间部分地蚀刻第一至第三填充物122、192和142而形成。图21至图24是示出根据本发明构思的示例实施方式的制造半导体器件的方法的透视图。参照图21，有源鳍F22可以形成在基板10上。有源鳍F22可以从基板10突出并在第一方向(X方向)上延伸。第一沟槽T1可以通过蚀刻有源鳍F22的一部分而形成在有源鳍F22的端部分。因此，基板10的上表面可以被第一沟槽T1暴露。参照图22，可以形成第一器件隔离区20以填充第一沟槽T1并围绕有源鳍F22。第一器件隔离区20可以在交叉第一方向的第二方向(Y方向)上延伸。参照图23，第二沟槽T2可以通过蚀刻有源鳍F22的一部分而形成在有源鳍F22的另一端部分处。第二沟槽T2的底表面可以比第一沟槽T1的底表面低H1。也就是，基板10的上部分可以在形成第二沟槽T2期间被部分地蚀刻。参照图24，可以形成第二器件隔离区22a以填充第二沟槽T2。第二器件隔离区22a的上表面可以比有源鳍F22的上表面高H2。因此，第二器件隔离区22a的上表面可以分别比第一器件隔离区20和有源鳍F22的上表面高H2。以上公开的主题将被认为是说明性的而不是限制性的，并且权利要求书意在涵盖所有这样的修改、改进以及落入本发明构思的实质精神和范围内的其它实施方式。因而，本发明构思的范围将由权利要求书及其等同物的最宽可允许解释来确定，而不应受上述详细描述约束或限制。本专利申请要求享有于2014年12月24日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2014-0188584的优先权，其内容通过引用整体合并于此。