本发明是有关一种晶片封装体及一种晶片封装体的制造方法。
背景技术：
已知的晶片封装体包含晶片与导线。晶片具有焊垫与硅基底。导线可用打线的方式电性连接焊垫与电路板。然而，打线制程的成本高，且导线会占用空间，因此近年来，晶片封装体多以晶片尺寸封装(Chip Scale Package；CSP)技术制作，使球栅阵列(Ball Grid Array；BGA)形成于晶片的背面后，再与电路板接合。
然而，受限于晶片封装体的制程能力，需使用具有足够厚度的硅基底才可避免晶片封装体在制造过程中破裂而损坏，因此会造成材料成本增加。此外，已知晶片封装体的电容容易衰减，因此会影响其感测能力，例如感测指纹按压的能力。
技术实现要素：
本发明的一技术态样为一种晶片封装体。
根据本发明一实施方式，一种晶片封装体包含晶片、间隔层、固定性粘着层、支撑件、缓冲层、重布线层、阻隔层与导电结构。晶片具有基底、焊垫与感测区。基底具有侧面及相对的第一表面与第二表面。基底的侧面连接第一表面与第二表面。焊垫与感测区位于第一表面上，且焊垫凸出于基底的侧面。间隔层位于第一表面上，且间隔层环绕感测区。固定性粘着层覆盖基底的第二表面、侧面与凸出侧面的焊垫上。固定性粘着层位于支撑件与基底之间。支撑件与固定性粘着层具有缺口，使凸出侧面的焊垫裸露。缓冲层位于支撑件上。重布线层位于缓冲层上与朝向缺口的支撑件、固定性粘着层与焊垫上。阻隔层覆盖重布线层、缓冲层与裸露的焊垫。阻隔层具有开口，使重布线层裸露。导电结构位于开口中的重布线层上。
本发明的一技术态样为一种晶片封装体的制造方法。
根据本发明一实施方式，一种晶片封装体的制造方法包含下列步骤：形成间隔层于晶圆的焊垫上，且间隔层环绕晶圆的感测区；使用暂时粘着层将载体接合于间隔层上；蚀刻晶圆的基底，使焊垫凸出于基底的侧面；使用固定性粘着层将支撑件接合于晶圆，使得固定性粘着层位于支撑件与基底之间。形成缓冲层于支撑件上；于缓冲层、支撑件与固定性粘着层形成缺口，使凸出于基底侧面的焊垫裸露；形成重布线层于缓冲层上与朝向缺口的支撑件、固定性粘着层与焊垫上；形成阻隔层覆盖重布线层、缓冲层与裸露的焊垫，且阻隔层具有开口；以及形成导电结构于阻隔层的开口中的重布线层上。
在本发明上述实施方式中，晶片封装体在制作时，使用暂时粘着层将载体接合于间隔层上。载体能提供晶片支撑强度，以避免晶片封装体在制程中破裂而损坏，可提升晶片封装体的良率。此外，由于载体接合于间隔层上，因此可选用厚度薄的基底制作晶片封装体，以节省材料的成本，并提升设计上的便利性。晶片封装体在切割制程前，以晶圆尺寸(wafer level)的制程制作，因此制作的成本较已知打线制程低。另一方面，在切割制程后的晶片封装体为晶片尺寸封装(CSP)，对于微小化设计有所助益。
附图说明
图1绘示根据本发明一实施方式的晶片封装体的剖面图。
图2绘示根据本发明一实施方式的晶片封装体的制造方法的流程图。
图3绘示根据本发明一实施方式的晶圆形成间隔层后的剖面图。
图4绘示图3的间隔层接合载体后的剖面图。
图5绘示图4的基底蚀刻后的剖面图。
图6绘示图5的晶圆接合支撑件后的剖面图。
图7绘示图6的支撑件形成缓冲层与重布线层后的剖面图。
图8绘示图7的重布线层形成阻隔层与导电结构后的剖面图。
图9绘示图8的切割后的结构设置于电路板时的剖面图。
图10绘示图9的暂时粘着层与载体移除后的剖面图。
图11绘示图10的电路板形成绝缘件后的剖面图。
图12绘示图11的绝缘件与晶片形成第一介电层后的剖面图。
图13绘示图12的第一介电层形成第二介电层后的剖面图。
其中，附图中符号的简单说明如下：
100～100e：晶片封装体
102：暂时粘着层
104：载体
110：晶片
110a：晶圆
111：第一表面
112：基底
113：第二表面
114：焊垫
115：侧面
116：感测区
120：间隔层
130：固定性粘着层
135：缺口
140：支撑件
150：缓冲层
160：重布线层
170：阻隔层
172：开口
180：导电结构
192：电路板
194：绝缘件
196：第一介电层
198：第二介电层
L-L：线段
S1～S9：步骤。
具体实施方式
以下将以图式揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些已知惯用的结构与元件在图式中将以简单示意的方式绘示。
图1绘示根据本发明一实施方式的晶片封装体100的剖面图。如图所示，晶片封装体100包含晶片110、间隔层120、固定性粘着层130、支撑件140、缓冲层150、重布线层160、阻隔层170与导电结构180。晶片110具有基底112、焊垫114与感测区116。基底112具有侧面115及相对的第一表面111与第二表面113。基底112的侧面115连接第一表面111与第二表面113。焊垫114与感测区116位于第一表面111上，且焊垫114凸出于基底112的侧面115。
间隔层120位于第一表面111上，且间隔层120环绕感测区116。固定性粘着层130覆盖基底112的第二表面113、侧面115与凸出侧面115的焊垫114上。固定性粘着层130位于支撑件140与基底112之间。支撑件140与固定性粘着层130具有缺口135，使凸出侧面115的焊垫114裸露。缓冲层150位于支撑件140上。
重布线层160位于缓冲层150上与朝向缺口135的支撑件140、固定性粘着层130与焊垫114上。阻隔层170覆盖重布线层160、缓冲层150与裸露的焊垫114。阻隔层170具有开口172，使重布线层160裸露。导电结构180位于开口172中的重布线层160上。由于缓冲层150位于支撑件140与重布线层160之间，因此能避免支撑件140因热胀冷缩而影响重布线层160与导电结构180间的连接。
在本实施方式中，晶片封装体100可以为指纹感测器(fingerprint sensor)，但并不用以限制本发明。基底112的材质可以包含硅。晶片110还可包含位在基底112上的内层介电层(ILD)、内金属介电层(IMD)与钝化层(passivation layer)，且焊垫114位于钝化层中。支撑件140的材质可以包含玻璃，可提升晶片封装体100的强度。重布线层160的材质可以包含铝或铜，可采用物理气相沉积(PVD)的方式覆盖缓冲层150、支撑件140、固定性粘着层130与焊垫114后，再利用图案化制程形成。图案化制程可包含曝光、显影与蚀刻等光微影技术。导电结构180可以球栅阵列(BGA)的锡球或导电凸块。间隔层120、缓冲层150与阻隔层170的材质可以包含环氧树脂(epoxy)。
在以下叙述中，将说明晶片封装体的制造方法。
图2绘示根据本发明一实施方式的晶片封装体的制造方法的流程图。晶片封装体的制造方法包含下列步骤。在步骤S1中，形成间隔层于晶圆的焊垫上，且间隔层环绕晶圆的感测区。接着在步骤S2中，使用暂时粘着层将载体接合于间隔层上。之后在步骤S3中，蚀刻晶圆的基底，使焊垫凸出于基底的侧面。接着在步骤S4中，使用固定性粘着层将支撑件接合于晶圆，使得固定性粘着层位于支撑件与基底之间。在步骤S5中，形成缓冲层于支撑件上。接着在步骤S6中，于缓冲层、支撑件与固定性粘着层形成缺口，使凸出于基底侧面的焊垫裸露。之后在步骤S7中，形成重布线层于缓冲层上与朝向缺口的支撑件、固定性粘着层与焊垫上。接着在步骤S8中，形成阻隔层覆盖重布线层、缓冲层与裸露的焊垫，且阻隔层具有开口。最后在步骤S9中，形成导电结构于阻隔层的开口中的重布线层上。
在以下叙述中，晶圆110a意指图1的晶片110尚未经切割制程的半导体结构。
图3绘示根据本发明一实施方式的晶圆110a形成间隔层120后的剖面图。图4绘示图3的间隔层120接合载体104后的剖面图。同时参阅图3与图4，提供具有基底112、焊垫114与感测区116的晶圆110a。间隔层120可形成于焊垫114上，且间隔层120环绕感测区116。接着，使用暂时粘着层102将载体104接合于间隔层120上，使暂时粘着层102位于载体104与间隔层120之间，且载体104覆盖感测区116。载体104可提供基底112支撑力，可避免基底112在后续制程中受力而破裂。
图5绘示图4的基底112蚀刻后的剖面图。图6绘示图5的晶圆110a接合支撑件140后的剖面图。同时参阅图5与图6，待载体104接合于间隔层120后，可蚀刻晶圆110a的基底112，使焊垫114凸出于基底112的侧面115。接着，可使用固定性粘着层130将支撑件140接合于晶圆110a，使得固定性粘着层130位于支撑件140与基底112之间。
图7绘示图6的支撑件140形成缓冲层150与重布线层160后的剖面图。同时参阅图6与图7，待支撑件140与基底112接合后，可于支撑件140上形成缓冲层150。接着，可使用刀具于缓冲层150、支撑件140与固定性粘着层130形成缺口135，使凸出于基底112的侧面115的焊垫114裸露。之后，便可在缓冲层150上与朝向缺口135的支撑件140、固定性粘着层130与焊垫114上形成重布线层160，而得到图7的结构。在本实施方式中，重布线层160电性接触焊垫114的侧面。
图8绘示图7的重布线层160形成阻隔层170与导电结构180后的剖面图。同时参阅图7与图8，待重布线层160形成后，可形成阻隔层170覆盖重布线层160、缓冲层150与裸露的焊垫114，且阻隔层170可经图案化制程而具有开口172。接着，可于阻隔层170的开口172中的重布线层160上形成导电结构180。如此一来，导电结构180便可经由重布线层160电性连接焊垫114。之后，可使用刀具沿缺口135(即沿线段L-L)切割载体104与间隔层120。
待图8的结构切割后，在一实施方式中，可去除暂时粘着层102的粘性，并从间隔层120上移除载体104。去除暂时粘着层102粘性的方式例如照射紫外光于暂时粘着层102，或将暂时粘着层102浸泡于化学液体中。待载体104移除后，便可得到图1的晶片封装体100。
图9绘示图8的切割后的结构设置于电路板192时的剖面图。同时参阅图8与图9，待图8的结构切割后，可将导电结构180电性连接于电路板192，而得到晶片封装体100a。
图10绘示图9的暂时粘着层102与载体104移除后的剖面图。同时参阅图9与图10，待导电结构180电性连接于电路板192后，可去除暂时粘着层102的粘性，并从间隔层120上移除载体104，而得到晶片封装体100b。
图11绘示图10的电路板192形成绝缘件194后的剖面图。同时参阅图10与图11，待载体104从间隔层120移除后，可于电路板192上形成绝缘件194，而得到晶片封装体100c。在本实施方式中，绝缘件194环绕阻隔层170与间隔层120，且绝缘件194以模具成型(molding)的方式形成。
图12绘示图11的绝缘件194与晶片110形成第一介电层196后的剖面图。同时参阅图11与图12，待绝缘件194形成后，可于绝缘件194与晶片110上形成第一介电层196，而得到晶片封装体100d。在本实施方式中，第一介电层196的材质可以包含氧化钛或钛酸锶，为高介电(high-k)材料。利用第一介电层196的材料特性，可避免电容衰减，能提升晶片封装体100d感测指纹按压的能力。第一介电层196可用涂布(coating)、沉积或印刷的方式形成。
图13绘示图12的第一介电层196形成第二介电层198后的剖面图。同时参阅图12与图13，当第一介电层196的硬度不足时，为了防止晶片110的感测区116因使用者按压而损坏，可于第一介电层196上形成第二介电层198，而得到晶片封装体100e。在本实施方式中，第二介电层198的硬度大于第一介电层196的硬度，可提升晶片封装体100e的强度。
与已知技术相较，本发明的晶片封装体在制作时，使用暂时粘着层将载体接合于间隔层上。载体能提供晶片支撑强度，以避免晶片封装体在制程中破裂而损坏，可提升晶片封装体的良率。此外，由于载体接合于间隔层上，因此可选用厚度薄的基底制作晶片封装体，以节省材料的成本，并提升设计上的便利性。晶片封装体在切割制程前，以晶圆尺寸(wafer level)的制程制作，因此制作的成本较已知打线制程低。另一方面，在切割制程后的晶片封装体为晶片尺寸封装(CSP)，对于微小化设计有所助益。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。