一种3D全局像元结构及其制备方法与流程

本发明涉及半导体图像感测技术领域，更具体地，涉及一种采用3D结构的高填充因子全局快门像素单元及其制备方法。

背景技术：

传统的全局快门像素技术主要应用于CCD图像传感器。由于CMOS图像传感器的不断普及，且由于机器视觉、电影制备、工业、汽车和扫描应用要求必须以高图像品质捕捉快速移动的物体，各大图像传感器厂商已经致力于克服在CMOS图像传感器上使用全局快门像素技术的相关传统障碍。在这种努力下，所提供的全局快门像素技术具有更小的像素尺寸、更大的填充系数、更低的暗电流和更低的噪声，使得CMOS图像传感器在更多应用中成为CCD传感器的可行替代方案。

传统的全局像元中感光二极管和信号存储及读出电路单元器件均制备在同一平面内，其存储单元需要占用较大的面积来制备存储信号的电容。因此，全局像元的面积始终难以减小，填充系数始终较小。并且，感光单元、存储电容和读出电路三者之间容易互相干扰。

美国专利US20150035028A1公开了一种图像传感器，其采用在不同层面制备立体全局像元结构。该结构虽然实现了将感光二极管和像素其他电路的分离，以减小像素面积，但像素的感光二极管、电容和读出电路需要分为三部分制备，其制备难度较高，结构过于复杂。且其电容与感光二极管、读出电路之间的通路较易引入更多的寄生电阻、电容，从而增大像素的读出噪声。

技术实现要素：

本发明的目的在于克服现有技术存在的上述缺陷，提供一种3D全局像元结构及其制备方法，采用背照工艺和3D堆叠结构，在不同层面制备立体像素单元结构，以实现光电信号产生电路单元与信号存储电容单元的垂直互连。

为实现上述目的，本发明的技术方案如下：

一种3D全局像元结构，至少包括光电信号产生电路单元与信号存储电容单元，所述光电信号产生电路单元与信号存储电容单元在竖直方向上排布；

所述光电信号产生电路单元设置于第一硅衬底层上，其包括：

所述第一硅衬底层背面从上往下依次设置的微透镜、色彩过滤层和抗反射涂层；

所述第一硅衬底层正面从上往下依次设置的感光二极管、位于所述感光二极管正面表面的第一电介质层、位于所述第一电介质层下方的第二电介质层，位于所述感光二极管一侧的信号读出电路单元以及位于所述感光二极管周边填充有电介质的隔离槽；

所述第一电介质层设有第一接触孔，所述第二电介质层设有第一后道金属层，所述信号读出电路单元设有为MOSFET器件的电平复位开关管、信号传输管、第一源跟随器、预充电管、第一至第四存储控制开关管、第二源跟随器及行选输出管，各MOSFET器件通过第一电介质层与第一后道金属层实现隔离，并通过第一接触孔与第一后道金属层实现互连；

所述第二电介质层中具有第一通孔和第一直接相连结构，所述第一通孔的一端连接第一后道金属层，另一端连接第一直接相连结构；

所述第一通孔、第一直接相连结构内沉积有金属，所述第一直接相连结构的金属底部表面与所述第二电介质层底部表面齐平；

所述信号存储电容单元设置于第二硅衬底层上，其包括：

所述第二硅衬底层背面从上往下依次设置的第三电介质层、光遮蔽层、第四电介质层；

所述第二硅衬底层正面从上往下依次设置的MOSFET电容、第五电介质层、第二后道金属层；所述MOSFET电容包括第一、第二采样电容，所述第一、第二采样电容通过第五电介质层与第二后道金属层实现隔离，并通过位于第五电介质层的第二接触孔与第二后道金属层实现互连；

所述第三电介质层设有第二通孔和第二直接相连结构，所述第二通孔的一端连接所述第二直接相连结构，另一端依次穿过光遮蔽层、第四电介质层、第二硅衬底层、第五电介质层连接所述第二后道金属层；

所述第二通孔侧壁具有第六电介质层，所述第二直接相连结构、第二通孔内沉积有金属，所述第二直接相连结构的金属顶部表面与所述第三电介质层顶部表面齐平；

所述第一存储控制开关管的源极与第一采样电容的栅极之间、所述第二存储控制开关管的源极与第二采样电容的栅极之间分别通过第二通孔实现互连；

所述第一直接相连结构与所述第二直接相连结构相连接，所述第二电介质层与所述第三电介质层相连接；

其中，所述电平复位开关管的漏极接复位电压、栅极接像素单元的第一输入端RX、源极接信号传输管的源极，信号传输管的漏极与感光二极管的阴极相连、栅极与像素单元的第二输入端TG相连，第一源跟随器的漏极接电源电压、源极与预充电管的漏极相连，预充电管的源极接地、栅极接像素单元的第三输入端PC，第一源跟随器的源极以及预充电管的漏极与第一、第二存储控制开关管的漏极相连，第一存储控制开关管的源极与第一采样电容的栅极以及第三存储控制开关管的漏极相连，第二存储控制开关管的源极与第二采样电容的栅极以及第四存储控制开关管的漏极相连，第三、第四存储控制开关管的源极与第二源跟随器的栅极相连，第二源跟随器的源极与行选输出管的漏极相连，第一至第四存储控制开关管的栅极分别接像素单元的第四至第七输入端S1至S4，第二源跟随器的漏极与电源电压相连，行选输出管的栅极接像素单元的第八输入端RS，行选输出管的源极作为整个像素单元的输出端，第一、第二采样电容的源极、漏极、体接地。

优选地，所述第一至第六电介质层的材料均为绝缘材料。

优选地，所述第一至第六电介质层的材料均为氧化硅。

优选地，所述第一、第二硅衬底层的材料为单晶硅。

一种上述的3D全局像元结构的制备方法，包括光电信号产生电路单元与信号存储电容单元的制备及连接；其中，

所述光电信号产生电路单元的制备包括：

提供一第一硅衬底层，在所述第一硅衬底层上进行感光二极管的制备，并完成P阱注入，在P阱中完成光电信号产生电路单元的信号读出电路单元中各MOFET器件的制备；

在感光二极管周边形成隔离槽，并填充电介质；

在所述第一硅衬底层上生长第一电介质层，并完成光电信号产生电路单元第一接触孔、第一后道金属层连线及PAD的制备；

淀积第二电介质层，在所述第二电介质层中制备第一直接相连结构和第一通孔，并填充金属；

对所述第一硅衬底层背面进行减薄；

将所述第一硅衬底层倒置，在所述第一硅衬底层背面淀积抗反射涂层，在抗反射涂层上方制备色彩过滤层，在色彩过滤层上方制备聚光微透镜；

所述信号存储电容单元的制备包括：

提供一第二硅衬底层，对所述第二硅衬底层进行P阱注入；

在P阱中完成信号存储电容单元中采样电容的制备，然后，在所述第二硅衬底层上淀积第五电介质层；

将所述第二硅衬底层倒置，对所述第二硅衬底层背面进行减薄；

在所述第二硅衬底层背面淀积第四电介质层，并在其上制备光遮蔽层，然后，在光遮蔽层上制备第三电介质层；

采用硅通孔技术在第三电介质层、光遮蔽层、第四电介质层、第二硅衬底层、第五电介质层中形成第二通孔，并在第二通孔中制备金属插塞；

在所述第二硅衬底层正面完成信号存储电容单元第二接触孔、第二后道金属层连线及PAD的制备，并使第二后道金属层连线与第二通孔接触；

在所述第三电介质层中制备第二直接相连结构，并填充金属；

最后，将所述光电信号产生电路单元的第一直接相连结构与所述信号存储电容单元的第二直接相连结构相连接，并将所述光电信号产生电路单元的第二电介质层与所述信号存储电容单元的所述第三电介质层相连接。

优选地，采用大马士革工艺制备金属光遮蔽层、金属第一、第二直接相连结构。

优选地，采用硅通孔技术形成第二通孔，并制备金属插塞的制备方法包括：

进行光刻、刻蚀，从第三电介质层表面向下形成至第五电介质层的第二通孔；

在整个第三电介质层平面淀积第六电介质层，进行光刻、刻蚀选择性去除第二通孔之外以及第二通孔底部的部分第六电介质层材料，仅保留第二通孔侧壁处的部分第六电介质层材料；

在第二通孔中淀积电镀种子层，并通过电镀填充金属，形成金属插塞。

优选地，所述光电信号产生电路单元的第二电介质层与所述信号存储电容单元的所述第三电介质层之间、所述光电信号产生电路单元的第一直接相连结构与所述信号存储电容单元的第二直接相连结构之间，采用氧化物电介质对氧化物电介质、金属对金属的双重连接工艺实现互连。

从上述技术方案可以看出，本发明通过采用背照工艺和3D堆叠结构，并利用硅通孔技术，在不同层面制备立体全局像元结构，可实现光电信号产生电路单元与信号存储电容单元的垂直互连，从而不仅提高了外界与感光二极管之间的光通路，改善了信号存储电容的光隔离度，而且有效减小了像素单元所占用的芯片面积。

附图说明

图1是本发明一较佳实施例的一种3D全局像元结构示意图；

图2是本发明一较佳实施例的一种3D全局像元结构电路原理图；

图3至图15是本发明一较佳实施例的一种3D全局像元结构的制备方法的工艺流程示意图。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

本发明的3D全局像元结构，至少包括在第一硅衬底层上制备的光电信号产生电路单元和在第二硅衬底层上制备的信号存储电容单元；光电信号产生电路单元与信号存储电容单元在竖直方向上排布，并通过直接相连结构、通孔、金属层连线以及接触孔之间形成的连接关系来实现光电信号产生电路单元与信号存储电容单元的互连，可提高外界与感光二极管的光通路，改善信号存储电容的光隔离度，同时也可大大减小像素单元所占用的芯片面积。

以下结合图1至15和具体实施例对本发明作进一步详细说明。需要说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。

在本实施例中，请参阅图1，其显示一种具有3D结构的10T全局快门像素单元。如图1所示，本发明的3D全局像元结构，包括设置在第一硅衬底层01上的光电信号产生电路单元100和设置在第二硅衬底层12上的信号存储电容单元200(如图示以虚线框分割的上、下两个部分100、200所指)。

请参阅图1。所述光电信号产生电路单元100中，在所述第一硅衬底层01的背面，从上往下依次设置有微透镜04、色彩过滤层03和抗反射涂层02。在所述第一硅衬底层01的正面，从上往下依次设置有感光二极管05、位于所述感光二极管正面表面的第一电介质层07、位于所述第一电介质层下方的第二电介质层08。在所述感光二极管05的一侧设有信号读出电路单元25，其制备于P阱(P well)中，且与感光二极管05相连设置。所述感光二极管05周边设置了填充有电介质的深隔离槽06。

在所述第一电介质层07设有第一接触孔24(即MOSFET器件通孔)，在所述第二电介质层08设有第一后道金属层23。所述信号读出电路单元25设有电平复位开关管、信号传输管、第一源跟随器、预充电管、第一至第四存储控制开关管、第二源跟随器及行选输出管，共计10个MOSFET器件。各MOSFET器件通过第一电介质层07与第一后道金属层23实现隔离，并通过位于第一电介质层07的第一接触孔24与第一后道金属层23实现互连。

在所述第二电介质层08中还设置有第一通孔22和第一直接相连结构21。所述第一通孔22的上端连接第一后道金属层23、下端连接第一直接相连结构21。所述第一通孔、第一直接相连结构内沉积有金属，以形成欧姆接触。所述第一直接相连结构21的金属底部表面与所述第二电介质层08的底部表面齐平。

信号存储电容单元200中，在所述第二硅衬底层12的背面，从上往下依次设置有第三电介质层09、光遮蔽层10、第四电介质层11；其中，第三电介质层09的上表面与第二电介质层08的下表面相连接。在所述第二硅衬底层12的正面，从上往下依次设置有MOSFET电容14和14’、第五电介质层15、第二后道金属层16。所述MOSFET电容包括第一采样电容14和第二采样电容14’，其制备于第二硅衬底层12的P阱13中。所述第一、第二采样电容14、14’通过第五电介质层15与第二后道金属层16实现隔离，并通过位于第五电介质层15的第二接触孔17(即MOSFET电容器件通孔)与第二后道金属层16实现互连。所述MOSFET电容14、14’以MOSFET的栅极作为其电容上极板，以MOSFET的源极、漏极以及体(即P阱)三端短接作为其电容下极板。

请继续参阅图1。在所述第三电介质层09设有两个第二通孔18和18’(Through Silicon Via，TSV)和第二直接相连结构20。所述第二通孔18和18’的一端连接所述第二直接相连结构20，另一端依次穿过光遮蔽层10、第四电介质层11、第二硅衬底层12、第五电介质层15连接所述第二后道金属层16。所述第二通孔侧壁具有第六电介质层19，所述第二直接相连结构、第二通孔内沉积有金属。所述第二直接相连结构20的金属顶部表面与所述第三电介质层09顶部表面齐平。其中，所述第一存储控制开关管的源极S1S与第一采样电容14的栅极之间通过图示右侧的一个第二通孔18实现互连，所述第二存储控制开关管的源极S2S与第二采样电容14’的栅极之间通过图示左侧的另一个第二通孔18’实现互连。

所述第一直接相连结构21与所述第二直接相连结构20相连接，所述第二电介质层08与所述第三电介质层09相连接，使光电信号产生电路单元100和信号存储电容单元200在竖直方向上排布，形成在不同层面构成的3D堆叠立体单元结构，并通过第一、第二直接相连结构、第一、第二通孔、第一、第二后道金属层以及第一、第二接触孔之间形成的连接关系，实现了光电信号产生电路单元与信号存储电容单元之间的互连。

作为优选的实施方式，上述的第一至第六电介质层07、08、09、11、15、19的材料均为绝缘材料，例如可以采用氧化硅。所述第一、第二硅衬底层01、12的材料可以是单晶硅。

在本实施例中，再请参阅图2，其显示上述3D全局像元结构的电路原理图。如图2所示，所述信号读出电路单元设有电平复位开关管M1、信号传输管M2、第一源跟随器M3、预充电管M4、第一至第四存储控制开关管M5至M8、第二源跟随器M9及行选输出管M10，共计10个MOSFET器件。所述信号存储电容单元设有第一、第二采样电容C1、C2，其为MOSFET电容。所述感光二极管可采用钉扎感光二极管PPD。

请参阅图2并结合参阅图1。所述电平复位开关管M1的漏极接复位电压Vreset，栅极接像素单元的第一输入端RX，源极接信号传输管M2的源极，即FD悬浮节点；信号传输管M2的漏极与钉扎感光二极管PPD(即图1中的感光二极管05)的阴极相连，栅极与像素单元的第二输入端TG相连；第一源跟随器SF1(即M3)的漏极接电源电压VDD，源极与预充电管M4的漏极相连，预充电管M4的源极接地，栅极接像素单元的第三输入端PC(图1略)，第一源跟随器M3的源极以及预充电管M4的漏极与第一、第二存储控制开关管M5、M6的漏极(即图1中的S1D和略去的S2D)相连；第一存储控制开关管M5的源极(即图1中的S1S)与第一采样电容C1的栅极以及第三存储控制开关管M7(图1略)的漏极(即图1中略去的S3D)相连，第二存储控制开关管M6的源极(即图1中的S2S)与第二采样电容C2的栅极以及第四存储控制开关管M8的漏极(即图1中略去的S4D)相连，第一、第二采样电容C1、C2的源极、漏极、体接地，第三、第四存储控制开关管M7、M8的源极(即图1中略去的S3S、示出的S4S)与第二源跟随器SF2(即M9，图1略)的栅极相连，第二源跟随器M9的源极与行选输出管M10的漏极相连；第一至第四存储控制开关管M5至M8的栅极分别接像素单元的第四至第七输入端S1至S4(其中图1略去S3)，第二源跟随器M9的漏极与电源电压VDD相连，行选输出管M10的栅极接像素单元的第八输入端RS，行选输出管M10的源极作为整个像素单元的输出端。

图1中示意性示出第一、第二和第四存储控制开关管M5、M 6和M8的栅极S1、S2和S4(即像素单元的第四、第五和第七输入端S1、S2和S4)，第一存储控制开关管M5的源极S1S、漏极S1D，第二、第四存储控制开关管M6、M8的源极S2S、S4S，以及第一源跟随器M3的栅极SF1、漏极VDD(即电源电压VDD接入端)，电平复位开关管M1的栅极RX(即像素单元的第一输入端RX)，信号传输管M2的栅极TG(即像素单元的第二输入端TG)、源极FD(即FD悬浮节点)。

通过四个存储控制开关管M5至M8按照一定的时序，将复位电平与信号电平分别存储于信号存储电容单元的两个采样电容C1、C2上，最终实现将曝光时间内获取的信号电压存储于像素单元内一段时间再读出，从而实现整个像素单元阵列的全局快门曝光。

下面将结合具体实施方式，对本发明的一种上述的3D全局像元结构的制备方法进行详细说明。

请参阅图3至图15，图3至图15是本发明一较佳实施例的一种3D全局像元结构的制备方法的工艺流程示意图。如图3至图15所示，本发明的一种上述的3D全局像元结构的制备方法，可通过采用背照工艺和3D堆叠结构方式，并利用硅通孔技术，在不同层面制备立体全局像元结构。本发明的制备方法包括光电信号产生电路单元与信号存储电容单元的制备过程及连接过程。其中，光电信号产生电路单元的具体制备过程如下：

请参阅图3。首先，提供一第一硅衬底层01，例如可选择单晶硅晶圆衬底。

请参阅图4。在所述第一硅衬底层01上进行光电信号产生电路单元中感光二极管05的制备，并完成P阱注入；在P阱中完成光电信号产生电路单元的信号读出电路单元中各MOFET器件25的制备，包括制备电平复位开关管M1、信号传输管M2、第一源跟随器M3、预充电管M4、第一至第四存储控制开关管M5至M8、第二源跟随器M9及行选输出管M10。图中示意性示出第一、第二和第四存储控制开关管M5、M6和M8的栅极S1、S2和S4(即像素单元的第四、第五和第七输入端S1、S2和S4)，第一存储控制开关管M5的源极S1S、漏极S1D，第二、第四存储控制开关管M6、M8的源极S2S、S4S，以及第一源跟随器M3的栅极SF1、漏极VDD(即电源电压VDD接入端)，电平复位开关管M1的栅极RX(即像素单元的第一输入端RX)，信号传输管M2的栅极TG(即像素单元的第二输入端TG)、源极FD(即FD悬浮节点)；信号传输管M2的漏极与钉扎感光二极管的阴极相连。然后，进行光刻、刻蚀，在感光二极管周边形成深隔离槽06，并填充电介质。

请参阅图5。接着，在所述第一硅衬底层01上以热氧化方式生长第一电介质层07，例如是氧化硅介质，并进行光刻、刻蚀，完成光电信号产生电路单元第一接触孔24(即MOSFET器件通孔)、第一后道金属层23连线及PAD的制备。

请参阅图6。接着，在第一电介质层07上淀积第二电介质层08，将第一后道金属层23覆盖；然后，在第二电介质层08中采用大马士革工艺制备第一通孔22(铜后道通孔)和第一直接相连结构21(Direct Bonding Interface，DBI)，使第一通孔和第一直接相连结构中填满金属。

请参阅图7。接着，对所述第一硅衬底层01背面进行减薄。

请参阅图8。然后，将所述第一硅衬底层倒置，在第一硅衬底层01的背面淀积抗反射涂层02，以及在抗反射涂层02上方依次制备色彩过滤层03和聚光微透镜04。

此时，将光电信号产生电路单元暂时放置，等待与信号存储电容单元对接。

所述信号存储电容单元的具体制备过程如下：

请参阅图9。首先，提供一第二硅衬底层12，例如可选择单晶硅晶圆衬底。对第二硅衬底层12进行P阱注入，形成P阱13(P well)。

请参阅图10。接着，在P阱中完成信号存储电容单元中N型MOSFET电容14、14’的制备，即完成图2中采样电容C1、C2的制备，包括在P阱中制备作为电容下极板的MOSFET源极、漏极，以及在第二硅衬底层上制备作为电容上极板的MOSFET栅极。然后，继续在第二硅衬底层12上淀积第五电介质层15，并将采样电容14、14’覆盖。

请参阅图11。接着，将所述第二硅衬底层倒置，并对所述第二硅衬底层12背面进行减薄。然后，在所述第二硅衬底层12背面淀积第四电介质层11，并在其上采用大马士革工艺制备金属光遮蔽层10。然后，在光遮蔽层上制备第三电介质层09。

请参阅图12、图13。接着，采用硅通孔技术，在第三电介质层09、光遮蔽层10、第四电介质层11、第二硅衬底层12、第五电介质层15中形成两个第二通孔(Through Silicon Via，TSV)18和18’，并在第二通孔18和18’中制备金属插塞。其具体方法可包括：

首先，进行光刻、刻蚀，从第三电介质层09表面向下形成直至第五电介质层15的两个深沟槽通孔18和18’(即第二通孔)。

然后，在整个第三电介质层09平面淀积第六电介质层，并进行光刻、刻蚀，选择性去除通孔之外以及通孔底部的部分第六电介质层材料，仅保留通孔侧壁处垂直方向上的部分第六电介质层19材料，如图12所示。第六电介质层材料可以采用氧化硅等适用介质。

最后，在通孔中淀积电镀种子层，并通过电镀填充金属，形成金属插塞，完成通孔18和18’的全部制备过程，如图13所示。

请参阅图14。接着，进行光刻、刻蚀，完成信号存储电容单元第二接触孔17(即MOSFET电容器件通孔)、第二后道金属层16连线及PAD的制备，并使第二后道金属层16连线与第二通孔18和18’图示上端分别接触。接着，在所述第三电介质层09中采用大马士革工艺制备第二直接相连结构20，使第二直接相连结构中填满金属，并与第二通孔18和18’图示下端分别接触。

最后，需对光电信号产生电路单元与信号存储电容单元进行连接。

请参阅图15。可将之前制备完成的光电信号产生电路单元所在的第一硅衬底层晶圆与存储电容单元所在的第二硅衬底层晶圆，采用氧化物对氧化物、金属对金属的双重连接工艺(hybrid bonding)，将所述光电信号产生电路单元的第二电介质层08与所述信号存储电容单元的所述第三电介质层09相连接，并将所述光电信号产生电路单元的第一直接相连结构21与所述信号存储电容单元的第二直接相连结构20相连接，从而实现互连，完成本发明整个3D全局像元结构的制备。

综上所述，本发明通过采用背照工艺和3D堆叠结构，并利用硅通孔技术，在不同层面制备立体全局像元结构，可实现光电信号产生电路单元与信号存储电容单元的垂直互连，从而不仅提高了外界与感光二极管之间的光通路，改善了信号存储电容的光隔离度，而且有效减小了像素单元所占用的芯片面积。

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。